多芯片同步功能来确定上电相位

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#相位确定

于 2025-11-01 11:54:21 首次发布

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注：注：本文为 “多芯片同步相位确定” 相关 ADI 合辑。
略作重排，如有内容异常，请看原文。

Multi-Chip Synchronization with the Quad-MxFE + Calibration Board

多芯片同步与四通道 MxFE + 校准板

The Quad-MxFE Platform, in conjunction with the 16 Tx / 16 Rx Calibration Board, has demonstrated multi-chip synchronization (MCS) of the four AD9081s on the system. MCS provides the user with a known, deterministic phase after each power cycle for a given operating frequency. The platform provides MATLAB scripts which can be tweaked for a particular customer application to showcase MCS on their own system.
四通道 MxFE 平台与 16 Tx / 16 Rx 校准板配合使用，已成功实现系统中四个 AD9081 的多芯片同步（MCS）。MCS 为用户在每次上电后提供已知的、确定性的相位，针对给定的工作频率。该平台提供 MATLAB 脚本，可根据特定客户需求进行调整，以在其自身系统上展示 MCS。

It is helpful to define a few terms prior to a MCS discussion.
在讨论多芯片同步之前，定义一些术语是有帮助的。

Phase Alignment: The input RF phases to each ADC channel are identical and the output RF phases from each DAC channel are identical such that full dynamic range and phase noise system-level benefits can be realized
相位对齐：每个 ADC 通道的输入射频相位相同，每个 DAC 通道的输出射频相位也相同，从而实现系统的全动态范围和相位噪声优势。
Phase Determinism:The phase relationship with respect to Rx0 of each channel is known, but not necessarily identical, after full power cycle. This allows for factory calibration look-up tables (LUTs) to be populated for setting boot-up NCO phase offsets for all channels
相位确定性：在完整上电周期后，每个通道相对于 Rx0 的相位关系是已知的，但不一定相同。这使得工厂校准查找表（LUTs）可以被填充，用于设置所有通道的启动 NCO 相位偏移。
Phase Coherency:The phase relationship of each channel is maintained with respect to Rx0 after changing NCO frequency from a calibrated frequency $X$ , then changed to frequency $Y$ , and then changed back to frequency $X$ . This allows for factory calibration to be maintained over multiple frequencies
相位相干性：在将 NCO 频率从校准频率 $X$ 改变到频率 $Y$ ，然后再改回到频率 $X$ 后，每个通道相对于 Rx0 的相位关系得以保持。这使得工厂校准可以在多个频率上得以维持。
Multi-Chip Synchronization (for AD9081/AD9082): A process which simplifies a required system level calibration algorithm, and which uses both NCO Master-Slave Sync and One-Shot Sync to provide Tx and Rx phase determinism when using multiple MxFEs in a system
多芯片同步（针对 AD9081/AD9082）：一种简化所需系统级校准算法的过程，它使用 NCO 主从同步和单次同步，以在系统中使用多个 MxFE 时提供 Tx 和 Rx 的相位确定性。

The AD9081 contains digital signal processing (DSP) blocks on-silicon to allow for channel-to-channel digital phase and/or amplitude calibration techniques to be implemented as part, or the entirety, of the system level calibration. Some of these phase adjustment knobs occur at the numerically-controlled oscillators (NCOs) residing in the 4x Coarse (Main) Digital Up/Down Converters (DUC/DDCs) and 8x Fine (Channelizer) DUC/DDCs. Additionally, on the Rx side, on-silicon programmable finite impulse response (pFIR) blocks allow for equalization of both phase and amplitude for all Rx channels in the system. Each of these DSP blocks must be synchronized when dealing with multiple MxFE® chips in a system.
AD9081 在芯片上包含数字信号处理（DSP）模块，以便将通道到通道的数字相位和/或幅度校准技术作为系统级校准的一部分或全部实现。其中一些相位调整功能位于 4x 粗（主）数字上/下变频器（DUC/DDCs）和 8x 细（通道化器）DUC/DDCs 中的数控振荡器（NCOs）。此外，在接收端，芯片上的可编程有限脉冲响应（pFIR）模块可以对系统中所有接收通道的相位和幅度进行均衡。当处理系统中的多个 MxFE®芯片时，必须同步这些 DSP 模块。

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Multi-chip synchronization using the AD9081/AD9082 is achieved with the help of two distinct features within the chipset:
使用 AD9081/AD9082 实现多芯片同步，借助了芯片组内的两个独特功能：

One-Shot Sync: Helps to align baseband data and some internal clocks
单次同步：有助于对齐基带数据和一些内部时钟。
NCO Master-Slave Sync: Helps to align the multiple NCOs spanning across all the chips on the platform
NCO 主从同步：有助于对齐平台上所有芯片上的多个 NCO。

There are multiple signals on the platform which are used to achieve MCS. SYSREF signals are used to help achieve One-Shot Sync. GPIO signals are used to implement NCO Master-Slave Sync. Additionally, to achieve MCS while the system undergoes a change in thermal gradients requires use of the PLL phases sent into the device clock pins of each MxFE®.
平台上使用了多种信号来实现 MCS。SYSREF 信号用于实现单次同步。GPIO 信号用于实现 NCO 主从同步。此外，当系统经历热梯度变化时，要实现 MCS，需要使用发送到每个 MxFE® 设备时钟引脚的 PLL 相位。

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One-Shot Sync

单次同步

The one-shot sync feature first requires that the user defines the JESD link parameters (such as $M$ , $N^{'}$ , $L$ , etc.) and then configures the synchronization logic for any desired SYSREF averaging (if using continuous SYSREF pulses). Additionally, desired LEMC delays can be used to force the LEMC to be generated at a certain delay after the SYSREF edge. After this is completed, the user then enables the one-shot sync bit within each digitizer IC and then requests that SYSREF pulses be sent to each IC within the same clock cycle, as shown in the figure above. For the Quad-MxFE Platform, analog fine delays have been introduced within the HMC7043 clock buffer IC to allow synchronous SYSREFs to all digitizer ICs. A subsequent check can be executed to verify the one-shot sync process performed successfully by querying registers within each IC which provide information about the phase relationship between the SYSREF signal and the LEMC boundary of each IC’s link. Once a stable phase is measured (ie. once the SYSREF-LEMC phase register reads ‘0’), the user then knows that the LEMCs of all the digitizer ICs are aligned and the user can then proceed to the NCO master-slave sync process. The subtasks described for the one-shot sync are contained within an application programming interface (API) provided for the AD9081.
单次同步功能首先要求用户定义 JESD 链路参数（如 $M$ ， $N^{'}$ ， $L$ 等），然后配置同步逻辑以实现所需的 SYSREF 平均值（如果使用连续的 SYSREF 脉冲）。此外，还可以设置期望的 LEMC 延迟，以使 LEMC 在 SYSREF 边沿之后的特定延迟后生成。完成这些后，用户需要在每个数字化仪 IC 中启用单次同步位，然后请求在同一个时钟周期内向每个 IC 发送 SYSREF 脉冲，如上图所示。对于四通道 MxFE 平台，在 HMC7043 时钟缓冲器 IC 中引入了模拟微调延迟，以实现所有数字化仪 IC 的同步 SYSREF。随后，可以通过查询每个 IC 内部的寄存器来验证单次同步过程是否成功执行，这些寄存器提供了 SYSREF 信号与每个 IC 链路的 LEMC 边界之间的相位关系信息。一旦测量到稳定的相位（即 SYSREF-LEMC 相位寄存器读数为‘0’），用户就知道所有数字化仪 IC 的 LEMC 已对齐，然后可以继续进行 NCO 主从同步过程。上述单次同步的子任务包含在为 AD9081 提供的应用程序编程接口（API）中。

NCO Master-Slave Sync

NCO 主从同步

The NCO master-slave sync feature first assigns one of the AD9081 within the subarray to act as a ‘master’ chip, as shown in the above figure. All other digitizers are then deemed ‘slave’ ICs. The master IC is setup such that the GPIO0 pin of this device is configured as an output and routed to the GPIO0 nets of the three slave digitizer ICs. The slave GPIO0 nets are configured as inputs. The user can then choose to trigger on either the SYSREF pulse, the LEMC rising edge, or the LEMC falling edge. The LEMC rising edge is used as the NCO master-slave sync trigger source as default for the base control code provided with the platform, and the GPIO nets are routed through the HDL instead of locally on the subarray. Next, the DDC synchronization bits are toggled low and then high to arm the ADC-side NCO synchronization algorithm. Likewise, the microprocessor align bit is toggled low and then high to arm the DAC-side NCO synchronization algorithm. When this trigger is requested, at the next LEMC rising edge the master digitizer IC asserts high a ‘master out’ signal through its GPIO0 net. This signal propagates to the GPIO0 inputs of each of the slave devices. At the next LEMC edge, all digitizer ICs experience a NCO reset algorithm. After this any LEMC pulses are ignored with regards to the NCO master-slave sync algorithm. As with the one-shot sync, these NCO master-slave sync subtasks are contained within API functions for user ease-of-use.
NCO 主从同步功能首先将子阵列中的一个 AD9081 指定为‘主’芯片，如上图所示。其他所有数字化仪则被视为‘从’IC。主 IC 的 GPIO0 引脚被配置为输出，并连接到三个从数字化仪 IC 的 GPIO0 网络。从 IC 的 GPIO0 网络被配置为输入。用户可以选择在 SYSREF 脉冲、LEMC 上升沿或 LEMC 下降沿触发。平台提供的基础控制代码默认使用 LEMC 上升沿作为 NCO 主从同步的触发源，并且 GPIO 网络通过 HDL 路由，而不是在子阵列本地路由。接下来，将 DDC 同步位先置低再置高，以启动 ADC 侧的 NCO 同步算法。同样，将微处理器对齐位先置低再置高，以启动 DAC 侧的 NCO 同步算法。当请求触发时，在下一个 LEMC 上升沿，主数字化仪 IC 通过其 GPIO0 网络输出一个‘主输出’信号。该信号传播到每个从设备的 GPIO0 输入。在下一个 LEMC 边沿，所有数字化仪 IC 执行 NCO 复位算法。此后，任何 LEMC 脉冲都将被忽略，不再参与 NCO 主从同步算法。与单次同步类似，这些 NCO 主从同步的子任务也包含在 API 函数中，以便用户使用。

PLL Synthesizer Phase Adjustments

PLL 合成器相位调整

The ADF4371 PLL synthesizers allow for relative sample clock phase adjustments injected into each digitizer IC. Thermal drift, and the resulting PLL phase drift between the sample clock and the SYSREF of each IC, is compensated by creating a feedback mechanism which ensures that the first transmit channel of each AD9081 is phase-aligned to the first AD9081 IC’s first transmit channel, as shown in the figure below. To achieve this feedback loop, the first transmit channel of each MxFE® outputs a signal which differentiates itself from the other transmit channels. These four signals are combined and sent into a common receiver, which for this system is labeled Rx0.
ADF4371 PLL 合成器允许对注入到每个数字化仪 IC 的采样时钟进行相对相位调整。通过创建一个反馈机制来补偿热漂移以及每个 IC 的采样时钟与 SYSREF 之间的 PLL 相位漂移，确保每个 AD9081 的第一个发射通道与第一个 AD9081 IC 的第一个发射通道相位对齐，如下图所示。为了实现这个反馈回路，每个 MxFE® 的第一个发射通道输出一个与其他发射通道不同的信号。这四个信号被合并后送入一个公共接收器，该系统中该接收器被标记为 Rx0。

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A receiver data capture is obtained which then allows the user to apply cross-correlation techniques to determine the complex phase offsets between these four transmit channels, $\phi_{\text{TxOffset}}$ . The ADF4371 PLL synthesizer ICs contain within them a voltage-controlled oscillator (VCO) which are operating at a frequency $VCO_PLL f_{\text{VCO\_PLL}}$ . The measured phase offsets $\phi_{\text{TxOffset}}$ are then related to the required PLL phase adjustment $PLL_Adj \phi_{\text{PLL\_Adj}}$ and the RF frequency $f_{\text{carrier}}$ such that:
通过接收器数据捕获，用户可以应用互相关技术来确定这四个发射通道之间的复相位偏移 $\phi_{\text{TxOffset}}$ 。ADF4371 PLL 合成器 IC 内部包含一个压控振荡器（VCO），其工作频率为 $VCO_PLL f_{\text{VCO\_PLL}}$ 。测量到的相位偏移 $\phi_{\text{TxOffset}}$ 与所需的 PLL 相位调整 $PLL_Adj \phi_{\text{PLL\_Adj}}$ 和射频频率 $f_{\text{carrier}}$ 之间的关系为：g $PLL_Adj = [ f VCO_PLL f carrier ] ϕ TxOffset \phi_{\text{PLL\_Adj}} = \left[ \frac{f_{\text{VCO\_PLL}}}{f_{\text{carrier}}} \right] \phi_{\text{TxOffset}}$

Using this formula, the ADF4371 PLL synthesizer phases can be adjusted by a new known amount to establish a common Tx baseline between all digitizer ICs for all power cycles, as shown in the figure below. The open circles for each channel shown in the figure correspond to the first power cycle, whereas all the other solid dots correspond to subsequent power cycles. As can be seen from this figure, the calibrated Tx phase offsets for the first (and second) channelizers of all AD9081s are phase aligned. The second channelizer of each digitizer IC is aligned in this instance as well because two channelizers are used for each DAC in the system.
使用该公式，可以将 ADF4371 PLL 合成器的相位调整到一个新的已知值，以在所有上电周期中为所有数字化仪 IC 建立一个共同的发射基线，如下图所示。图中每个通道的空心圆圈对应于第一个上电周期，而所有其他实心点则对应于后续的上电周期。从图中可以看出，所有 AD9081 的第一个（和第二个）通道化器的校准发射相位偏移是相位对齐的。在这种情况下，每个数字化仪 IC 的第二个通道化器也已对齐，因为系统中每个 DAC 使用了两个通道化器。

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使用集成式宽带 DAC 和 ADC 中的多芯片同步功能来确定上电相位

作者：Michael Jones，Michael Hennerich，Peter Delos
日期：2020-10-01

1. 简介

将多个数字信号处理（DSP）模块、宽带数模转换器（DAC）和宽带模数转换器（ADC）集成到一个单片式芯片中，可避免使用高功耗 FPGA 资源，从而实现更小尺寸、更低功耗且包含更多通道的平台，并以更高速率进行采样。这些集成电路（IC）除了提供此功能外，还提供创新的多芯片同步（MCS）算法，使用户能在系统供电或对系统进行软件修改时实现所有通道的已知（确定性）相位。因此，这种确定性相位可以简化更广泛的系统级校准算法，使连接至这些 IC 的前端网络的输出或输入上的所有通道实现同步。本文提供了用于展示上述 MCS 功能的实验结果，同时使用了多个数字转换器 IC、时钟源、数字接口组成的 16 通道接收器 / 发射器平台。

2. 高级系统框图

本测试使用的系统框图如图 1 所示，其中包含 4 个集成式 DAC / ADC / DSP IC，每个 IC 包含 4 个 12 GSPS DAC、4 个 4 GSPS ADC、12 个数字上变频器（DUC）和 12 个数字下变频器（DDC）模块。DUC / DDC 支持在数字域中进行频率变换 / 插值 / 抽取。外部 500 MHz 时钟信号接到系统板上作为参考时钟，然后使用参考时钟锁定的时钟缓冲器来生成 MCS 所需的系统参考信号，以及基带处理器（BBP）的数字接口所需的时钟。该系统也包含 4 个独立的锁相环（PLL）频率合成器，生成所需的 12 GHz 源，根据共同的参考时钟为每一个数字转换器 IC 提供时钟信号。RF 前端与每个数字转换器输出 / 输入连接，生成经过滤波和放大的信号，在前端和由终端启动的 RF 连接器之间传输。采用完整的电源分布解决方案。系统所需的所有电压都从一个 12 V 电源生成。所有发射信号都在板底部传输，所有接收信号则在板顶部传输，以实现最优的通道间隔离。

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图 1. 用于展示 MCS 和多通道校准算法的系统的高级框图。

3. 子阵列时钟树结构

如前所述，子阵列时钟树包含一个 500 MHz 参考源，该源被分割并发送给四个独立的 PLL 频率合成器 IC 的参考输入，具体如图 1 所示。这个 500 MHz 信号也被耦合（10 dB）和放大，并被发送至另一个时钟缓冲器 IC，该时钟缓冲器生成数字接口所需的系统参考时钟（SYSREFs）和 BBP 时钟。这个时钟树需要达成三个目标，这是因为：

它允许单个通道 SYSREF 发生延迟，以调整 IC 之间的走线长度不匹配。
允许实施单个 PLL / 频率合成器相位调整，从而确保跨越各个数字转换器 IC 时钟源进行同步，以补偿系统中的任何感应热梯度。
使用户能够满足必要的对数字转换器 IC 的建立 - 保持要求。

上述的时钟树 IC 展示了可以利用这些芯片中的数字和模拟延迟模块来修正软件和 / 或硬件中的各种板布局异常。时钟树可以在每个 IC 相同的采样时钟周期内为所有需要的 IC 提供 SYSREF 脉冲。

4. 基带处理器的数字接口

这 4 个数字化 IC 分别与 BBP 建立一个 JESD204B 或 JESD204C 数字链路接口。这个接口用于通过物理走线（SERDES），向 BBP 传输 ADC 和 DAC 代码。这个接口使用的差分 SERDES 走线的数量被称为此链路的通道数（L）。通过链路发送的转换器位分辨率被标记为 N’。数据信道（也被称为转换器）的数量被标记为 M。对于本文中显示的结果，其中使用了 JESD204C 链路，DAC 一侧链路的 M = 16，N’ = 16，L = 4，ADC 一侧链路的 M = 8，N’ = 16，L = 2。

在数字转换器 IC 和 BBP 之间发射和接收数据的速率被称为通道速率。硅芯片上的 DSP 模块（即 DDC / DUC）允许用户按照与物理通道不同的数据发送速率在数字转换器上采样。所以，通道速率由每个数据路径上的数字抽取 / 插入数据速率决定。为此，我们使用 250 MSPS I / Q 数据速率。对于 JESD204C 接口，通道速率被定义为：

$LaneRate_{JESD204C} = \frac{(DataRate)(M)(N')66}{(L)64}$

$f_{channel} = \frac{2 \times M \times N' \times f_{sample}}{L}$

对于 JESD204B 接口，通道速率则被定义为：

$LaneRate_{JESD204B} = \frac{(DataRate)(M)(N')10}{(L)8}$

$f_{channel} = \frac{M \times N' \times f_{sample}}{L}$

对于本文显示的结果，对应的 ADC 和 DAC 侧 JESD204C 链路的通道速率均为 16.5 Gbps。

可以在不同的子类中建立每个 JESD204B / JESD204C 链路。我们根据是否需要多芯片同步或确定性延迟来区分这些子类。所以，显示的数据使用 JESD204C 子类 1 模式，并使用 SYSREF 信号来对齐在系统的多个链路中发射的数字数据部分。更具体一点，在这个 JESD204C 子类 1 模式中，SYSREF 信号被用于对齐本地扩展多块时钟（LEMC），该时钟的发射速率如下：

$LEMC\_Rate_{JESD204C} = \frac{LaneRate_{JESD204C}(8)}{(66)KF}$

$f_{LEMC} = \frac{f_{channel}}{8 \times F \times K}$

其中 F 为每通道每 JESD 帧的八字节数，K 为每个多帧的帧数。其中，F = 8，K = 32，所以使用 7.8125 MSPS 这个 LEMC 速率。我们需要知道这个 LEMC 速率，这非常重要，因为任何成功的 MCS 路径都需要展示：不是 LEMC 速率的整数倍的 RF 频率可以实现确定性的上电相位。

5. 多芯片同步方法

在这个系统中，宽带集成式 ADC / DAC IC 提供 MCS 电路，在所有发射和接收 RF 通道上实现上电确定性相位，即使在 IC 中使用 DUC / DDC DSP 模块时也是如此。这个 MCS 功能使得用户能够在工厂校准期间填充查询表（LUT），以最大限度减少运行停机时间。成功的 MCS 演示需要能够在所有尝试使用的 RF 频率、热梯度和系统供电周期下，在系统的所有通道中提供确定性相位。

集成式 ADC / DAC IC 包含 12 个 DUC 模块和 12 个 DDC 模块，具体如图 1 所示。这些模块都包含插入（DUC）或抽取（DDC）子模块，分别用于改变 DAC 数字输入信号或 ADC 数字输出信号的数据速率。每个 DUC / DDC 中还包含一个复杂的数字控制振荡器（NCO），用于在数字域内进行频率转换。这每一个 NCO 都能够实时进行复杂的相位调整，从而更改 DAC / ADC 和 BBP 之间的数字信号，以此来补偿各种 SERDES 线路长度不匹配。

这些 ADC / DAC IC 的 MCS 功能用于在数字转换器 IC 数据路径的各个方面实现相位确定性。用于实现 MCS 的工作流程如图 2 所示。

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图 2. MCS 工作流程包含将数据路径的不同部分对齐的各种独立功能。

MCS 算法可以分为两个单独的函数：

单次采样同步：这个功能用于对齐子阵列系统中的所有数字转换器 IC 物理通道中发送的基带数据。
NCO 主机 - 从机同步：这个功能用于对齐子阵列系统中的各个数字转换器 IC 中的所有 NCO。

单次采样同步功能首先要求用户定义 JESD 链路参数（例如 M、N’、L 等），然后为所需的 SYSREF 平均配置同步逻辑（如果使用连续 SYSREF 脉冲）。此外，所需的 LEMC 延迟可用于强制在 SYSREF 边沿之后以一个特定的延迟去生成 LEMC。此操作完成后，用户需启用各个数字转换器 IC 中的单次采样同步位，然后要求在同一个时钟周期内将 SYSREF 脉冲发送给各个 IC，具体如图 3 所示。对于这个系统，在时钟缓冲器 IC 中采用了模拟精细延迟，能够使同步的 SYSREF 到达所有的数字转换器 IC。可以实施后续检查，验证是否成功执行单次采样同步过程：向各个 IC 中的寄存器实施查询，这些 IC 提供有关 SYSREF 信号和各个 IC 链路 LEMC 边界之间的相位关系信息。如果测量到稳定相位（即：SYSREF - LEMC 相位寄存器的读数为 0），用户便知道所有数字转换器 IC 的 LEMC 是对齐的，那么用户可开始执行 NCO 主机 - 从机同步过程。所以，在芯片制造商提供的应用编程接口（API）中，会包含所描述的单次采样同步子任务。

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图 3. MCS 算法使用 SYSREF 信号来执行单次采样同步，使用 GPIO 信号来执行 NCO 主机 - 从机同步，以实现确定性相位。

NCO 主机 - 从机同步功能首先分配子阵列中的一个数字转换器 IC 来作为主机芯片，具体如图 3 所示。所有其他数字转换器都被用作从机 IC。主机 IC 设置之后，该器件的 GPIO0 引脚被配置为输出，并路由至三个从机数字转换器 IC 的 GPIO0 网络。从机 GPIO0 网络被配置为输入。然后，用户可以选择触发 SYSREF 脉冲、LEMC 上升沿或 LEMC 下降沿。对于本文中显示的数据，LEMC 上升沿被用作 NCO 主机 - 从机同步触发源，GPIO 网络通过 BBP 路由，而不是在子阵列上本地路由。接下来，对 DDC 同步位进行由低到高的切换，以配置 ADC 一侧的 NCO 同步算法。同样，对微处理器对齐位实施由低到高的切换，以配置 DAC 一侧的 NCO 同步算法。

请求进行这种触发时，在下一个 LEMC 上升沿，作为主机的数字转换器 IC 判断其 GPIO0 端口网络输出高电平主机信号。这个信号传输至各个从机的 GPIO0 输入。在下一个 LEMC 沿，所有数字转换器 IC 都会采用 NCO 复位算法。之后，在涉及 NCO 主机 - 从机同步算法时，LEMC 脉冲都被忽略。对于单次采样同步，这些 NCO 主机 - 从机同步子任务都包含在 API 功能中，以便用户使用。

使用单次采样同步和 NCO 主机 - 从机同步功能将输入对齐到每个 DDC / DUC，如此，在经过多个上电周期后，每个接收和发射通道仍可采用同样的输出相位偏移，具体如图 4 所示。图 4 中的数据显示了每个接收和发射通道处理器在超过 100 个功率周期中的校准相位偏移（用多个实心点表示），在每次重启期间，系统都在静态热梯度下运行。

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图 4. 在执行 MCS 算法时，接收微小 DDC（左）和发射微小 DUC（右）都正确对齐。

从图中显示的多个点可以看出，在上电周期后，给定的 DDC / DUC 各个颜色的点都紧密聚合在同一位置，从而描述这个特定通道的确定性相位。对于此测试中的数据，所有 8 个通道处理器 DUC 都用在发射侧，但 8 个通道处理器 DDC 中只使用了 4 个。但是，已经确认在同时使用 MCS 算法时，所有 8 个通道处理器 DDC 都提供确定性相位。

如果 PLL 频率合成器采样时钟和时钟 IC SYSREF 在启动时保持同样的相位关系，那么在启动时发布此算法会为每个通道建立确定性相位。但是，所有系统都会经历热梯度，这会导致出现 PLL 时钟偏移，如果不进行补偿，则会产生不同的上电相位。为了补偿系统内的热梯度偏移，该平台采用了 PLL 频率合成器相位调整。

6. PLL 频率合成器相位调整

之所以选择所选的 PLL 频率合成器 IC，是为了将相关的采样时钟相位调整注入每个数字转换器 IC。我们通过创建一个反馈机制，确保每个数字转换器 IC 的首个发射通道都与首个数字转换器 IC 的首个发射通道相位对齐，以此补偿热偏移，以及采样时钟和各个 IC 的 SYSREF 之间的 PLL 相位偏移。为了实现这个反馈回路，每个 IC 的首个发射通道都输出一个信号，将自己与其他发射通道区分开来，具体如图 5 所示。这 4 个信号组合在一起并发送至共同的接收器，在这个系统中，它被标记为 Rx0。

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图 5. PLL 频率合成器相位调整功能允许每个数字化仪 IC 的首个发射通道在整个子阵列中保持对齐。

获得所有接收通道的同时接收数据，这使得用户能够采用交互相关技术，并确定这四个发射通道之间的复杂相位偏移Φ_TxOffset。PLL 频率合成器 IC 中包含一个压控振荡器（VCO），按频率ƒ_{VCO_PLL} 运行。

然后，将测量的相位偏移Φ_TxOffset 与所需的 PLL 相位调整Φ_{PLL_Adj} 和 RF 频率ƒ_carrier 关联起来，使得：

$Φ_{PLL\_Adj} = \frac{Φ_{TxOffset} \times f_{carrier}}{f_{VCO\_PLL}}$

通过使用这个公式，可以使用一个新的已知量来调节 PLL 频率合成器相位，在所有数字转换器 IC 之间建立适用于所有功率周期的通用发射基线，具体如图 6 所示。图 6 中所示的每个通道的开环对应第一个供电周期，而所有其他实心点对应后续的功率周期。从图中可以看出，所有数字转换器 IC 的首个（和第二个）通道处理器的校正发射相位偏移都是相位对齐的。在这种情况下，每个数字转换器 IC 的第二个通道处理器也是对齐的，因为系统中的每个 DAC 都使用了两个通道处理器。

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图 6. 通过调整 PLL 相位，用户可以对齐所有数字转换器 IC 的首个发射通道。

所以，如果在 MCS 路径（在前面部分讨论过）之前添加这个 PLL 频率合成器相位调整步骤，会迫使系统采用相同的采样时钟 SYSREF 相位关系（表现为所有数字转换器 IC 的发射对齐基线），从而在系统的所有感应热梯度中创建确定性相位。图 7 显示，可以通过每个 PLL 频率合成器芯片上的温度测量单元（TMU）来测量感应热梯度。从图 7 左下角的蓝色痕迹可以看出，通过对系统应用不同的风扇气流，会使平台上出现很大的温度差异。然而，对每个 IC 使用 PLL 相位调整可以证明，无论对板应用哪种气流，当强制要求每个数字转换器 IC 的首个发射通道处理器彼此对齐时，每个接收和发射通道的校准 NCO 相位偏移是确定的。这是通过观察图 7 中最上面两幅图中紧密聚合在一起的相同颜色的点来揭示的，尽管在不同的供电周期中，对板应用的热梯度是不同的。

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图 7. 组合使用 MCS 功能和 PLL 相位调整功能，可以展示所有接收和发射通道的上电相位确定性，无论平台上使用哪种热梯度。

图 7 右下角显示的是轮询数字转换器 IC 寄存器，它显示了在应用 PLL 频率合成器相位偏移之后测量得出的 SYSREF - LEMC 相位关系。从图左下角的橙色痕迹可以看出，PLL 频率合成器相位调整可以充分补偿在不同的感应热梯度下测得的非零 SYSREF 相位。

我们测量了多种频率，它们都展示了确定性的接收和发射相位。本文选择的特定频率如图 8 所示，之所以选择这些频率，是为了在使用参考时钟或 LEMC 的非整数倍时，在许多感应热梯度上展示 MCS。

f_RF (GHz)	f_RxNCO (GHz)	f_TxNCO (GHz)	接收侧的 LEMC 倍数	发射侧的 LEMC 倍数
3	1	3	128	348
3.0078125	0.9921875	3.0078125	127	345
3.01	0.99	3.01	126.72	385.28
3.1	0.9	3.1	115.2	396.8
3.125	0.875	3.125	112	400
3.25	0.75	3.25	96	416
3.5	0.5	3.5	64	448

图 8. 本文使用的 RF 频率被用来展示广泛的时钟源上的 MCS 功能，包括参考时钟和 LEMC 的非整数倍数。

7. 多个子阵列的可扩展性

本文所示的数据主要侧重子阵列级别的 MCS 性能，但是还需要确保这些同步功能可以在更大的阵列级别，以及跨越多个子阵列实现。为了实现更高级别的同步，需要采用一个阵列级别的时钟树来确保对每个子阵列（如图 1 所示）的 SYSREF 请求能够同时到达每个子阵列的时钟缓冲器 IC。然后，根据这个标准，每个子阵列可以按照之前所述发出所需的 SYSREF 和 BBP 时钟，这样，这些信号可以在更大阵列的同一个采样时钟周期内到达子阵列数字转换器 IC 和 BBP。这种阵列级时钟树要求分配到每个子阵列的时钟具有延时调整模块，以对每个下游子阵列时钟芯片 IC 进行同步 SYSREF 请求分配。通过这种方式，使连接到多个子阵列的多个 BBP 最终实现同步。

8. 系统级校准算法

虽然前面部分所显示的 MCS 算法确实为每个接收和发射通道提供了上电确定性相位，但由于各通道的 RF 前端走线长度不同，所以在 RF 域中的所有通道内，这些相位并非是相位对齐的。所以，虽然 MCS 算法确实能简化阵列校准过程，但仍然需要实施系统级校准程序，以对齐系统的每个 RF 通道相位。

所以，除了执行 MCS 算法外，还有必要开发一种有效的系统级校准算法。本文采用的系统级校准方法采用了特定的基带波形，且完全独立，无需使用任何外部设备。本文中描述的系统能够将独立的基带波形注入平台上的各个通道处理器。利用这种功能，将每个发射通道处理器由一个周期脉冲组成的基带波形注入子阵列，具体如图 9 左下部分所示。所以，每个发射通道处理器只输出一个脉冲。但是，波形在所有发射通道处理器中是交错的，所以在整个系统中，一次只能输出一个单周期脉冲。所有发射通道处理器的输出在 RF 域中合并，然后分裂并发回至所有接收通道，具体如图 9 顶部的图所示。最后，对所有接收通道实施同步接收数据采集，并将数据保存至 4096x16 矩阵，其中 4096 表示从所有 16 个接收通道采集的样本大小。

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图 9. 将系统级校准算法与 MCS 一起使用，快速对齐系统中的所有接收和发射通道。

之后，沿着第一列（与 Rx0 对应）对该数据实施分析，以找到 Tx0 通道处理器脉冲，具体如图 9 右下部分最上方的子图所示。在确定了 Tx0 脉冲之后，即可知道所有其他脉冲的位置，计算各个脉冲上升沿的复杂相位，并保存至 1x16 向量中，该向量与整个系统所有发射通道中的测量相位偏移对应。获取这些信息之后，即可使用 Tx0 作为基线参考，并基于测量得出的偏移来更改所有发射通道的复杂相位。

与此类似，因为相同的组合信号被发送至所有接收通道，所以会沿这矩阵横向分析该数据（在所有接收通道中查看）。然后根据 Rx0 测量所有接收通道的复杂相位，并保存至与系统的测量接收相位偏移对应的 1x16 向量。然后，在整个子阵列中调整接收 NCO 复杂相位，以根据 Rx0 让所有通道保持相位对齐，具体如图 10 中所有 16 个接收通道的同相（I）和正交相位（Q）ADC 代码所示。我们可能注意到，虽然图 10 中的图让所有通道实现相位对齐，但并不需要所有通道对实现幅度对齐。但是，通过使用这些数字转换器 IC 目前配有的片内有限脉冲响应（FIR）滤波器，可以跨所有通道交替实现幅度和相位对齐，无需分配高功耗 FPGA 资源即可实现同样的结果。

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图 10. 在 MCS 和独立的系统级校准算法的帮助下，实现 16 通道接收 I&Q 相位对齐。

这种系统级校准算法目前在 MATLAB®中实现，完成校准大约需要 3 秒。但是，如果使用硬件描述语言（HDL）实现，则校准时间可以进一步缩短，同时保持完全独立的算法。此外，在使用 MCS 算法时，如果在启动时已知系统频率和振幅，那么用户可以从查询表加载相位偏移值，而无需执行这种系统级校准方法中描述的测量过程。在这种情况下，可以使用系统级校准方法来填充在工厂校准期间保存至查询表中的相位偏移值。

9. 结论

我们使用 4 个 ADI AD9081 MxFE™ IC 作为子阵列的主干来演示成功的 MCS 过程。使用 4 个 ADF4371 PLL 频率合成器中的相位调整模块来帮助补偿平台的热梯度。使用 1 个 HMC7043 时钟 IC 来分配 JESD204C 接口所需的 SYSREF 和 BBP 时钟。AD9081 中的 MCS 算法可以帮助简化系统级校准，并为系统中的多个频率和热梯度提供上电确定性相位。此外，还提出了一种有效的系统级校准算法，该算法用于在工厂校准期间填入 LUT，从而大大缩短系统启动时间。此平台如图 11 所示，被称为 Quad - MxFE。该系统可从 ADI 公司购买。此器件适用于任何相控阵雷达、电子战、仪器仪表或 5G 平台中的任何多通道系统。

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