[ip核][vivado]FIFO 学习

最新推荐文章于 2024-07-29 11:35:41 发布

居然是可以改昵称的

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分类专栏： FPGA学习基础模块

本文链接：https://blog.youkuaiyun.com/u012135070/article/details/80787832

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本文摘录自《xlinx FPGA应用进阶》和《刘东华的xilinx系列FPGA芯片IP核详解》，详细介绍了FIFO IP核在Vivado中的使用，包括其特性如wr_rst_busy信号的重要性，prog_full信号的可配置性，以及在仿真过程中遇到的读状态问题。同时提供了相关参考资料链接。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

<xlinx FPGA应用进阶通用IP核详解和设计开发>读书摘录：

2.3.仿真模型

特点总结：1)复位后会有busy状态，需要等待wr_rst_busy信号低电平后才能正常写入

2)prog_full信号的高电平长度可调

3)仿真中的读状态很奇怪，并没有正常读取，都是XXX的状态。

所用的testbench：

`timescale 1ns / 1ps
module fifo_tb(

    );
    
        wire FIFO_READ_0_empty;
        wire [9:0]FIFO_READ_0_rd_data = 0;
            reg FIFO_READ_0_rd_en = 0;
        wire FIFO_WRITE_0_full;
            reg [9:0]FIFO_WRITE_0_wr_data= 0;
            reg FIFO_WRITE_0_wr_en= 0;