【FPGA】【Verilog】【基础模块】“阻塞”与非阻塞”的对比

最新推荐文章于 2025-06-20 22:16:16 发布

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本文通过实例对比分析了FPGA设计中Verilog语言的阻塞赋值（blocking）与非阻塞赋值（non-blocking）的区别。在Testbench中，展示了两者在时序上的不同表现，并通过练习进一步巩固这一概念。同时，通过for语句的应用，说明了在特定情境下非阻塞赋值可能导致的功能异常。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module blocking(clk,a,b,c);
	output [3:0] b,c;
	input [3:0] a;
	input clk;
	
	reg [3:0] b,c;
	
	always @(posedge clk)
		begin
			b = a;
			c = b;
			$display("Blcoking : a = %d ,b = %d, c = %d." ,a,b,c);
		end
endmodule

module non_blocking(clk,a,b,c);
	output 	[3:0] b,c;
	input 	[3:0] a;
	input		clk;
	reg [3:0] b,c;
always @(posedge clk)
 begin
	b <= a;
	c <= b;
	$display("Non_Blocking: a = %d, b = %d, c = %d.",a,b,c);
 end
 endmodule

Testbench:

`timescale 1 ns / 100 ps 
`include "C:/*****/blocking.v"
`include "C:/*****/non_blocking.v"
//前面两个include中填入上述两个module的文件地址
module compareTop;
	wire  [3:0] b1,c1,b2,c2;
	reg	[3:0] a;
	reg 		 clk;
	
	initial 
	begin 
		clk = 0;
		forever #50 clk = ~clk;	//frequency = 10M
	end
	
	initial
	begin 
		a = 4'h3;
 $display("____________________________");
 # 100 a = 4'h7;
 $display("_______________