本文摘自《刘东华的xilinx系列FPGA芯片IP核详解》，重点介绍了Vivado中Block Memory Generator的学习，特别是单端口ROM的仿真。在仿真过程中，需要注意busy信号在rsta信号拉低后的变化，以及douta信号相对于addra的延迟。此外，还提供了使用MATLAB制作coe文件的相关参考资料。
<刘东华的xilinx系列FPGA芯片IP核详解>读书摘录：
1.
2.
3.
4.单端口ROM的仿真
值得注意的地方：1)busy信号（高有效）在最初是低，随后在rsta信号（高有效）拉低后持续了一段时间才变低。
2）用于data输出的douta信号慢了addra一个时钟周期。
参考资料： 1.使用matlab制作coe文件 https://blog.youkuaiyun.com/yake827/article/details/42651829
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