u011400634的博客

1、在vivado安装目录（如：E:\Xilinx\Vivado\2020.2\data\xicom）在xicom文件夹下找到xicom_cfgmem_part_table.csv，用记事本打开csv文件，添加一行823,0,w25q128dv-qspi-x1 x2 x4,- xc7k325t,w25q128fw,qspi,128,x1-single,,Winbond,,1,w25q128dv,w25q，用excel打开更改有问题，好多单元格都是公式。

big_value[15-:8]（注意不是big_value[15-:7]）等价于 big_value[15:8]。big_value[8+:8] （注意不是big_value[8+:7]）等价于 big_value[15:8]；big_value[7-:8] （注意不是big_value[7-:7] ）等价于 big_value[7:0]；big_value[0+:8] （注意不是big_value[0+:7]）等价于 big_value[7:0]；verilog语法之数据位宽[+:][-:]

VCS仿真报错Error-[ITSFM] Illegal `timescale for module fifo.v, 669 Module "fifo_ram" has `timescale butprevious module(s)/package(s) do not. Please refer LRM 1364-2001 section 19.8.

超简单FPGA呼吸灯设计，呼吸灯由暗慢慢变亮，然后再由亮慢慢变暗，好看

1.FPGA静态时序分析简单解读2.FPGA开发综合技巧3.FPGA经验分享——时序收敛之路4.小梅哥FPGA时序分析笔记

1、概述 `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 ->整个工程; parameter： 作用 -> 常用于模块间参数传递; 范围 ->本module内有效的定义; localparam 作用 -> 常用于状态机的参数定义; ...

ISE 约束文件的基本操作1．约束文件的概念FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成PCF 文件。本节主要介绍UCF文件的使用方法。UCF文件是ASC 2码文件，描述了逻辑设计的约束，可以用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语

Spartan6 FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIG IP核，可以用它来生成 DDR3 控制器，并通过 MIG 的 GUI 图形界面完成相关配置。首先，建立ISE工程，并添加MIG IP核

本文转载自FPGA之家12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。12.2AXI总线与ZYNQ的关系AXI（Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议，Xilinx从6系列的FPGA开始对AXI总线提供支持，此时AXI已经发展到...

Verilog方法1. Synthesis_Options中的-keep hierarchy设置为YES或soft,zhe在ISE中的综合（XST）选项上右键选择process properties,弹出的对话框里面Synthesis_Options中的-keep hierarchy是设置综合后层次结构的。设置为YES后，用CHIPSCOPE调试时看到的层次结构跟你的设计是一样的，找信号很...

对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方案越来越困难。 但是组合运用多种智能I/O规划工具，能够使引脚分配过程变得更轻松。在PCB上定义FPGA器件的I/O引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造成设计失败。 在此过程中必须...

网址：https://china.xilinx.com/support/package-pinout-files.html找到对应的FPGA封装信息表，在orcad创建原理图时用excel表格功能导入即可，很方便

关于set_output_delay与set_input_delay概念与用法可以参考https://wenku.baidu.com/view/9135e34efe4733687e21aa2e.html?rec_flag=default或者如下：一、这两条约束语句都是针对板级延时而言的。语句中必须的有是，时钟与port.二、set_input_...

（一）约束的分类：利用FPGA进行系统设计常用的约束主要分为3类。（1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。（2）布局布线约束：主要用于指定芯片I/O引脚位置以及指导软件在芯片特定的物理区域进行布局布线。（3）其它约束：指目标芯片型号、接口位置、电气特性等约束属性。（二）约束的主要作用（1）提高...

1.ISE在Win10系统下执行open project时会闪退，解决方法如下，本人在ISE14.4及ISE14.7版本亲测有效找到程序安装路径下的这两个文件夹D:\Xilinx\14.7\ISE_DS\ISE\lib\nt64D:\Xilinx\14.7\ISE_DS\common\lib\nt64首先在第一个文件夹中，重命名libPortability.dll为libPortabi...

先看几个名词LVDS:lowvvoltagedifferentialsignal低压差分信号HSTL：HighSpeedTranscieverLogic高速收发逻辑SSTLStubSeriesTerminatedLogic短截线串联终端逻辑。这三种是不同的接口逻辑标准，LVDS常用在液晶屏的数据传输，我们的笔记本的屏幕，大度都用LVDS接口；HST...

一.本文转自：https://blog.youkuaiyun.com/eric41050808/article/details/9137623MIPI CSI-2规范（一）——概述及层级CSI-2概述    CSI-2规范定义了发送者和接收者之间传输和控制接口的标准数据。数据传输接口（指CSI-2）是单向差分串行接口，传输数据和时钟信号；接口的物理层说明文档参见《MIPIAlliance Specificat...

一、状态机设计要点1、概述（2）状态机的转移图（3）结构：（4）设计标准（5）状态机三段设计方法第一：第二：第三：（6）三段状态机设计注意点二、Verilog实现状态机练习题（1）简单的状态切换实现思路：三段对应的代码如下：module exercise37(clk,rst_n,en,stat...

本文摘自https://www.cnblogs.com/dhyc/p/3947101.html，感谢作者1. 什么是I/O Tile？　　对Spartan-6系列FPGA来说，一个IO Tile包括2个IOB、2个ILOGIC、2个OLOGIC、2个IODELAY。图 1Spartan-6系列IO Tile结构图图 2Spartan-6 FPGA I/O...

本文转自：https://www.cnblogs.com/dhyc/p/3968729.html，感谢作者1. 时钟资源概述　　时钟设施提供了一系列的低电容、低抖动的互联线，这些互联线非常适合于传输高频信号、最大量减小时钟抖动。这些连线资源可以和DCM、PLL等实现连接。每一种Spartan-6芯片提供16个高速、低抖动的全局时钟资源用于优化性能；这些资源可以背Xilinx工具自动...

本文转自：https://blog.youkuaiyun.com/Reborn_Lee/article/details/80351618时钟管理器（CMT）Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。图2-17 Spartan-6 FPGA CMT片内布局图一、 DCMSpartan-6中的DCM与Spart...