做芯片的钱都烧到哪里了？

原创已于 2024-12-30 22:16:55 修改 · 1.5k 阅读

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#fpga开发 #芯片制作 #封装

于 2024-12-30 22:15:08 首次发布

大家都知道制作芯片很烧钱，但具体钱花到哪里了？我自已也似懂非懂（因为软件出身）。

如果从研发成本来看，因芯片的难度和团队能力不同，所处研发阶段不同（有一些是从头开始，有一些是有基础的，各家购买的IP核的数量也不同，采用的外包合作方式也不同），花费会有很大不同，在这一块儿是不好计算。我们跳过。

如果纯考虑生产/测试过程，也就是从TO开始来看，有些花费还是比较固定的，我们可以站在这个视角来看看，看儿都烧哪里了？

我们还是先解释一下TO，也就是 Tape Out，它指的是芯片完成了漫长的设计之后，终于可以正式生产啦！！！也就是可以找台积电，中芯国际，三星来生产制作了。

Tape 本来指的是磁带机（因为早期存储是用这玩意儿，芯片制作还是有一定的历史了），Tape Out是指将磁带机的数据读出，也就是从设计方拿到标准 GDSII 数据，读出数据开始制作。

TO要多少次？一次芯片就TO一次吗？

一：流片策略

一般来说，投片会经历一次样片，然后才会正式量产，不太可能第一次就大规模的生产。样片主要是验证芯片架构的正确性。当然，如果只是在已有架构上进行Scale变化，或者少量IP的增减，可能不需要样片。但是，对于全新系列的芯片，一般是需要至少两次流片，一次是工程样片，一次是真正的量产片。

对于我们设计的样片，一旦架构固定了，生产厂家把相应的掩膜固定了，后续生产就是量产了。也就是说对于量产之后，再投入芯片的制作，那就是硅晶片加工的费用了，而设计变化的阶段，会有复杂的掩膜制作费用。

如果流片失败，那可能需要再来一次。不同的成功率，自然会有不同的成本，这个大家自然明白。所以，对于ASIC芯片，一般会经过严格的试验（会用FPGA来实验），避免投片失败。

二：TO前的设计

芯片设计与制作厂家的工艺强相关，有一些设计工作，为了保险起见，都会找专业的团队做最后的处理。我们一般认为是三类工作，一是后端设计 APR ，二是 DFT ，三是最终的集成工作。

2.1 APR

APR是重要的后端工作，对工具使用要求高，流程复杂，且不同工艺节点和代工厂需要定制化设置。一般会找专业外包团队有经验丰富的工程师和对代工厂规则的深入理解，可以更高效完成这些任务。当然，主要设计任务是自已的团队完成的。

人员费用一般会是 10万人/月（按外包的报价）。会用到多少人月，和芯片的复杂度相关。

2.2 DFT

DFT（Design For Test）主要是为芯片制造测试添加可测试性结构，比如扫描链、BIST（内建自测试）。

DFT的主要内容：

插入扫描链（Scan Chain Insertion）：在设计中加入可以在测试模式下读取和写入寄存器的结构。
内建自测试（BIST, Built-In Self-Test）：添加用于内存、逻辑等区域的自测试电路。
测试向量生成（ATPG, Automatic Test Pattern Generation）：自动生成用于测试制造缺陷的测试模式。
测试覆盖率分析（Test Coverage Analysis）：确保测试能够覆盖设计中尽可能多的故障点。

这些工作，需要针对芯片结构和工艺特性进行复杂的设计与调整，且需要与测试设备（ATE）无缝衔接。依赖专门的EDA工具（如 Synopsys 的 DFT Compiler 和 Cadence 的 Modus）。三方团队在这些方面积累了丰富经验。

所以，DFT工作在公司实力不强的情况下，也会找三方外包企业来完成。

类似行业外包的行情是 10万元人 / 月。同上，具体的成本要看芯片复杂程度。

2.3：集成

集成是将芯片设计中各个模块的网表、约束、配置文件进行统一整理和验证，以保证整体功能和性能满足要求。可以理解最终的GDSII的生成产的工作。

集成的主要工作：

模块功能集成：将设计团队提供的多个逻辑模块（子 IP）整合到一个完整的设计中。
约束整合（Constraint Integration）：汇总时序约束（SDC）、功耗约束、区域约束等，确保所有约束能统一应用。
功能验证：使用门级仿真（Gate-Level Simulation）和等价性检查（LEC）验证设计整合后的功能正确性。
版图集成：汇总所有子模块的布局，生成完整芯片的版图。
制造文件生成：包括 GDSII 文件、DRC/LVS 报告、测试向量等。

这些工作，没有把握的情况下，也会找有经验的外包。

类似行业外包的行情是 10万元人/月。

三：生产许可（Code）

好了，假如我们一切设计工作准备就绪了，准备找TSMC或中芯国际投片了，接下来的问题，如何联系厂商，获得生产许可？

对于业内菜鸟，是没有办法直接获得生产许可的，需要寻找有资格，业内叫做有Code厂家帮忙去排产能。而代价呢，行内的价格是投片价的 10%。假如：我们样片生产，需要 200万美金，那也就是需要额外付给代理方 20万美金。

这个费用要看你的企业是否有Code。

四：晶圆选择

在做投片计划时，首先需要选择晶圆的生产方式。

一般有两种方式，一种是 MPW，或者Full Mask。

MPW：Multi-Project Wafter，就是混合晶圆，也就是和其它公司共同投产芯片，在同一个Wafer上选择自已的占位。这种生产方式，在台积电，只会交付100个Die，而且生产时间是固定的，不能自行选择时间。

Full Mask：完成掩模版晶圆，这是自已独立生产。价格会便宜很多。特别是追加的芯片会便宜。

下面，我们给一个两者差别的数据（数据针对TSMC，FPGA的芯片）

两者的成本差别非常大，会在不同的场景采用。

并且，上面也提到，MPW是有固定时间的，并不是什么时间都可以。优势在于，如果样品不做大量生产，可以节省成本。

另外，对于 12nm的 TSMC工艺，只能使用 300mm的晶圆。（常见的晶圆主要是 200mm 和 300mm的，也称为 8英寸和12英寸）。

从上图也可以看出，最简单的TO（12nm制程）（不追加芯片生产），花费也是1500-2000万左右（12nm 已经是好几年前的新制程的了）

我们一般的做法是，工程样片，如果时间可以，也能找到拼板企业，可以考虑MPW，如果是正式量产，一般还是采用 Full Mask。

五：封装

对于封装，必须单独提一下，封装需要做基板的设计，这个是非常有难度的。所以，封装不光是封装本身需要找专业厂家，对于封装的设计，一般也是找三方搞定，这也是一笔大的费用。

芯片设计公司通常把封装包括材料与加工费用一起外包给封装厂，封装厂直接按照单颗芯片的封装费用报价。不同的芯片封装类型价格差异较大。通常封装尺寸越大，晶圆工艺越先进，封装费用越高。这是因为封装费用中占主要份额的，其实是基板。基板尺寸越大，费用越高。这是因为尺寸越大，基板消耗的材料越多，加工难度也越大。尤其是大尺寸基板也需要有很好的平整度，这个也是限制基板尺寸最重要的因素。

然后封装需要找专门的封装测试，封测也需要花钱。

我们来看看封装的关键设计：

Bumping :凸点加工

在芯片的焊接区域（如 I/O 引脚）上生成金属凸点（Bump）。
目的是实现芯片和基板之间的电气连接，并支持倒装芯片的焊接方式。
需要设计和制造用于凸点加工的光罩（Mask）。

封装基板设计：

设计用于支撑芯片的封装基板，定义电气连接、散热结构以及焊球阵列（BGA）的布局。
基板需要支持高频信号传输、散热以及良好的机械强度。
基板的设计成本，包括电路，结构和散热布局的设计。

封装基板仿真：

进行热仿真、电仿真和应力仿真，确保基板设计满足性能和可靠性要求。
仿真目标包括信号完整性、功耗分布和热管理。

SMT工艺与封装：

使用表面贴装技术（SMT）将芯片焊接到基板上，同时完成热界面材料（TIM）和散热盖的安装。
工艺中涉及治具（Tooling）的使用，如钢网、吸嘴和治具，保证芯片的位置精度。

封装费用的总成本估算

固定成本（一次性费用）：
- 包括设计、仿真和 Tooling 的费用。
- 总计：Bumping Mask 设计费 + 封装基板设计费 + 封装基板仿真费 + 相关工具费用。
批量加工费用（按数量计算）：
- 每个芯片封装费用。
- 总批量封装费用：单个费用 × 芯片数量
Bumping 批次费用：
- 假定 25 批次，每批 $1,800。
- 总计：$1,800 × 25 = $45,000。
总费用：
- 总封装成本 = 固定成本 + 批量加工费用 + Bumping 费用。

六：硬件测试

样片回来之后，我们需要针对样片的功能做硬件上板测试，需要制作很多的测试板，针对特殊的组件，可能还需要制作不同的测试板。

通用测试板：测试基础功能。

AC测试板：测试交流信号源

DC测试板：测试直流信号源

DDRX测试板：DDR内存接口的测试

PCIe测试板：针对PCIe的接口测试

……

这些板的PCB任务和一些设计任务，可能也需要外包来完成。也是一大笔费用。

七：可靠性测试

样片返回，需要做严格的可靠性测试（这和芯片应用的领域和环境强相关，看需要什么样的条件）。

对于芯片的高低温，静电，封装的可靠性，芯片封装的可靠性，包括机械强度、热循环、湿度等多种条件下的表现，在偏置电压和高湿高温环境下进行应力测试，验证芯片在极端条件下的可靠性。测试芯片在宇宙射线或辐射环境下发生软错误的概率，评估其在高可靠性领域的适用性。对失效芯片进行分析，找出失效原因并制定改进方案。

可靠性测试还包含老化测试，这也会用到一些特殊的设备。

测试机台的租赁是一个很大的成本。

八：量产测试

芯片如果正式量产了，量产测试是需要成本的，同样的，主要成本是专业测试设备ATE的租用成本，一般企业很难能买得起ATE机台。

8.1 晶圆测试 CP Program Develop

Chip Probing 阶段的测试，常温，高温，低温测试环境的程序开发和调试。验证晶圆上芯片的功能和电气性能。在封装前，筛掉不良品。这样，避名不必要的封装浪费。

8.2 成品测试（FT，Final Test）

封装完成后测试其功能和性能。通过 FT Load Board，FT Socket 和 FT 测试程序完成。
FT测试也是按照单颗芯片报价，通常FT测试包含2道或者3道测试流程，如果 FT测试时间就是6min，也就是说单site情况下一个小时可以测10颗。按照ATE机台每小时100美元的使用费用，每颗芯片的FT测试费用就是10美元。