16、同步FIFO与SRAM/ROM控制器的设计与仿真

同步FIFO与SRAM/ROM控制器的设计与仿真

1. 同步FIFO仿真

1.1 同步FIFO的仿真思路

同步FIFO的仿真开始时，以快速写入、慢速读取的方式填充FIFO。当FIFO填满后，改变读写频率，变为慢速写入、快速读取，直至FIFO清空，仿真结束。

1.2 代码定义与模块声明

// DEFINES
`define DEL 1
// Clock-to-output delay. Zero
// time delays can be confusing
// and sometimes cause problems.
`define FIFO_DEPTH 15
// Depth of FIFO (number of bytes)
`define FIFO_HALF 8
// Half depth of FIFO
// (this avoids rounding errors)
`define FIFO_WIDTH 8
// Width of FIFO data

// TOP MODULE
module afifo_sim();
    // INPUTS
    // OUTPUTS
    // INOUTS
    // SIGNAL DECLARATIONS
    reg clr_n;
    reg  [`FIFO_WIDTH-1:0] in_data;
    reg read_n;
    reg write_n;
    wire [`FIFO_WIDTH-1:0] out_data;
    wire full;
    wire empty;
    wire h