【RTL】verilog表达式的位宽计算

Verilog表达式位宽计算：自定义与上下文决定的重要性,
原创 已于 2024-04-12 11:07:38 修改 · 1.4k 阅读 · 18 ·
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#fpga开发 #硬件工程

于 2024-04-12 11:04:26 首次发布

1. Verilog表达式的位宽计算

可以简单查这个表是否会自动做位宽扩展
L(i)的意思是i的位宽

Expression Bit length Comments
unsized constant 32 bits Self-determined
sized constant as specified Self-determined
i + j max(L(i),L(j)) Context-determined
i – j max(L(i),L(j)) Context-determined
i * j max(L(i),L(j)) Context-determined
i / j max(L(i),L(j)) Context-determined
i % j max(L(i),L(j)) Context-determined
i & j max(L(i),L(j)) Context-determined
i | j max(L(i),L(j))</
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Verilog参数例化时自动计算位宽的函数
吉大秦少游
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在工程中，参数化设计是非常常见的。模块接口的位宽，常见的有8位、16位、32位、64位和128位等；虽然功能相同，仅因为位宽不同，就要另外写一个模块，那设计工作就很繁复了。为此，我们可以采用参数化来实现，即用parameter来定义常数。 但是参数化会遇到一个问题，就是某些信号的位宽跟此参数有着密切的关系。例如，我们可以使用parameter来定义FIFO的深度，但是表示FIFO深度的信号usedw，其位宽是跟参数相关的。如果深度为512，usedw位宽是9位，如果深度为1024，其位宽是10位。这时如果.
Non-Booth 乘法器的全解析：从 RTL 表达式到部分积压缩的完整路径
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我们通常非常清楚，对于每一个数据都必须定义其位宽，如： reg [7：0] a; reg [19:0] b; 但进行计算时我们通常会忽视中间结果的位宽从而出现难以理解的仿真错误。如 wire [19：0] c； assign c = a*b &gt;&gt; 8; 仿真发现c并非我们想要的结果。原因可能是仿真工具认为a*b的计算值的位宽为a和b中最大的位宽，即20位。 正...
Verilog学习记录1——计算输入值的位宽函数
景墨轩
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Verilog计算输入值的位宽函数
verilog位宽
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Pual_Georg的博客
09-11 192
• 加法/减法：若两个N位无符号数相加，结果最大位宽为 N+1位（例：2位无符号数11(3)+11(3)=110(6)，需3位）。• 乘法：若两个分别为N位、M位的无符号数相乘，结果最大位宽为 N+M位（例：2位×3位，结果最大为3×7=21，需5位）。• 移位运算：左移K位等价于乘以2^K，结果位宽需增加K位（例：8位数据左移3位，需11位才能容纳）。一：无符号数的位宽拓展。
Verilog数字位宽的拓展、加法以及乘法运算的位宽计算
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verilog数字位宽的拓展、加法以及乘法运算的位宽计算。
Verilog基础：表达式位宽的确定（位宽拓展）
前进，才知道自己的渺小
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我们可以首先找到被加入上下文环境的操作数，a和b作为+操作符的操作数，是上下文决定的，(a+b)作为整体位与移位操作符的左边也是上下文决定的，(a+b)>>1作为整体是=操作符的右操作数，也是上下文决定的，因此answer（因为=），a，b（因为三层上下文嵌套）都被加入上下文环境中，这三个变量的位宽都是一样的，所以他们三个在运算前不会有拓展。因此首先执行a+b，根据规则，结果为16位，进位被丢失，然后再右移一位，最高位补0，最后赋值给同为16位的answer。很多时候方法很简单。改成a+b+17'b0;
基于Verilog的位宽计算函数clogb2
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04-11 3546
在实际的代码开发过程中，部分数据使用参数化，随着参数的改变，数据位宽也会随之改变，每次手动去修改信号匹配位宽很麻烦，可以采用clogb2函数直接对输入的参数匹配与之相对应的位宽，这样可以节省时间，不用每次去修改。
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JennyJm的博客
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verilog数据自动扩展位宽问题
随缘分享
07-27 619
如代码中所示，a + b > c 的计算中，由于c是2bit，所以左边a+b的运算结果只会取低2bit；由于a+b的最大值是3bit数，因此c扩展1bit，或者将c设为3bit，便可得到正确运算结果。a+b = ‘d6 = ‘b110, 只取2bit则为 ‘b10 = ‘d2;
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### Verilog 中不同位宽信号之间运算的处理方法 在 Verilog 设计中，当遇到不同位宽的操作数进行运算时，必须谨慎处理以确保逻辑正确性和避免潜在错误。以下是几种常见且有效的解决方案： #### 1. 显式转换位宽 通过显式的位扩展来匹配操作数的宽度是最常用的方法之一。可以使用 `$signed` 或者 `$unsigned` 函数来进行有符号或无符号类型的强制转换。 对于加法和减法而言，在执行之前应当先将较短的数据类型扩展到与较长数据相同长度，并指定其是否有符号属性[^1]。 ```verilog wire [9:0] result; assign result = $signed({2'b00, a}) + $signed(b); ``` 这段代码展示了如何把一个8位输入 `a` 扩展成10位再做加法运算的例子。 #### 2. 使用参数化模块设计 为了提高灵活性并减少硬编码带来的风险，推荐采用参数化的思路构建可重用组件。这样可以在实例化时动态调整内部变量大小而不必修改源文件本身。 定义宏或者本地参数作为总线宽度的标准单位，便于统一管理和维护整个项目中的接口规格一致性[^2]. ```verilog parameter WIDTH_A = 8; parameter WIDTH_B = 16; // 定义更广泛的中间结果范围以防溢出 localparam MAX_WIDTH = (WIDTH_A > WIDTH_B) ? WIDTH_A : WIDTH_B; reg [MAX_WIDTH-1:0] extended_a; always @(*) begin // 对齐高位填充零/符号复制取决于具体需求 if ($is_signed(a)) extended_a = {{(MAX_WIDTH-WIDTH_A){a[WIDTH_A-1]}}, a}; else extended_a = { {(MAX_WIDTH-WIDTH_A){1'b0}}, a }; end ``` 上述例子说明了一个较为复杂的场景——即两个具有不同初始尺寸但又需参与同一表达式的寄存器间的相互作用方式；这里特别注意到了可能存在的正负号差异问题。 #### 3. 应用综合工具提示语句 某些高级综合工具支持特定的关键字或注解形式指导编译过程更好地理解设计师意图。例如 Synopsys 的 Design Compiler 支持如下语法用于指示期望的行为模式: ```verilog (* parallel_case *) case ({sel,a,b}) ... endcase ``` 虽然这并不是直接针对位宽不一致的情况，但在复杂条件下有助于优化最终RTL实现质量以及性能表现。
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