verilog数据自动扩展位宽问题

Verilog的比较运算中，需要以左右两边运算结果的最大值为参考进行扩展位宽

module test;

reg [1 : 0] b ;
reg [1 : 0] a ;
reg [1 : 0] c ;
wire a0;

assign a0 =