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目录 一、添加设计文件 二、添加仿真文件 三、加减乘除的其他代码 一、添加设计文件 点击“+”号，选择新建设计文件add 在这可以看到add.v文件，双击打开，输入add运算 add.v程序具体： `timescale 1ns / 1ps module add( input[3:0] add_A, input[3:0] add_B, input[4:0] add_C ); assign add_C=add_A

一、新建工程 打开软件 VIVADO，选择第一个栏的Creat Project 然后会出现 VIVADO 新建工程介绍，如下图所示，直接点击“Next”。 此时会出现的是工程文件夹、工程名、顶层模块名设置界面，设置目录为：D:/...，设置完成后点击“Next”。 选择RTL project 在接下来的页面create file；下一个页面点next；再下一个根据FPGA版本选择（下图仅供参考），最后点Finish 弹出界面（初始化代码的作用...