vivado应用hardware manager进行JTAG调试常见问题

本文探讨了Xilinx FPGA调试过程中常见的连接问题、检测不到debugcore及ILA不能正常工作等问题,提供了详细的解决策略,包括调整硬件频率、设置IR长度、解决JTAG时钟频率问题等。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

一、连接问题 

     有时会无法连接target,可能的原因。

       A.目标硬件可能无法运行在缺省的target频率。

             可以调整硬件target或者线缆的TCK管脚时钟频率。不同器件的特性可能不同。

      B. IR(instruction register)长度不符

        Vivado工具自动设置不同器件的IR长度,可能与实际不符。对于未知器件,需要检查确认IR设置正确。

        可以直接在Open New Hardware Target向导中设置IR。

        见下图。

                

              参考资料:xilinx手册UG908

二、检测不到debug core

       在设计中加入调式诊断模块(debug core),但烧入后无法检测到。

       WARNING: [Labtools 27-3361] The debug hub core was not detected.

       Xilinx技术支持给出可能的解决办法:

      - Ensure that the .bit file and the .ltx file assigned to this device match each other.
      - Ensure that the capture clock to the ILA is a free running clock
      - Ensure that timing requirement has been met after inserting Debug cores.
      - The error can be caused by a Signal Integrity issue on the board.
      - A case was found where the issue was caused by a bad USB Cable.
      - In one case creating a new project resolved the error.

       (1) 捕获时钟不存在

       debug hub时钟最好是自由时钟,尽量不受其他因素干扰,确保上电后就有信号。debug hub时钟存在之后,再确认ILA时钟存在。

       有时需要修改debug hub的时钟。Xilinx推荐加debug core的方式是在sythesis阶段,不用修改代码,通过图形化方式加,结果是保存在约束文件###.xdc中。在图形界面中想修改debug hub时钟是很困难的,可以直接在约束文件中修改。

       在约束文件###.xdc中找到类似以下的语句

       connect_debug_port dbg_hub/clk [get_nets dclk_IBUF_BUFG]

       后面的get_nets dclk_IBUF_BUFG就是debug hub的时钟,修改即可。

          约束文件修改会导致综合过期,会再次重新综合。实际不必要,可以直接进行implementation。只要强制修改就可以跳过再次综合,见上图。

       (2) JTAG时钟频率问题

        JTAG clock should be half or less than half of ILA frequency.

        比如,ILA时钟是25MHz,则JTAG时钟应小于等于12.5MHz.

       

        (3) 参数配置

          C_USER_SCAN_CHAIN = 1 ,而且BSCAN_SWITCH_USER_MASK = "0001"

         在TCL窗口输入 get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]   可得到C_USER_SCAN_CHAIN

         在Hardware Device Proerties窗口可以查到BSCAN_SWITCH_USER_MASK

         

        (4) debug core不匹配

         使用SD卡启动系统,已经加载了FPGA bit文件(非调试版本)。然后手动加载bit文件(带调试模块),并给出调试信息文件###.ltx,可能出现如下错误。

         ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch

         这种情况,只需要关闭Hardware Manager,重新打开,并Open new hardware,再重新加载就可以了。

         最好每次使用完hardware manager,先关闭,再下电设备。

 

   三、 ILA不能正常工作

             (1) 不能使用ILA core

             很可能是ILA时钟问题。

            在加ILA信号的时候,将相关信号mark debug,然后使用Setup Debug,自动生成ILA,时钟也会自动生成,一般就不会有问题。

### 回答1: Vivado硬件管理器是Xilinx Vivado设计套件中的一个工具,用于管理FPGA和SoC设计的硬件资源。它提供了一个图形化界面,可以访问和控制FPGA和SoC的所有硬件资源,包括逻辑单元、存储器、时钟、引脚等。通过Vivado硬件管理器,设计人员可以方便地进行硬件资源的配置、调试和验证,从而加快设计开发的速度和提高设计的可靠性。 ### 回答2: Vivado Hardware Manager是由赛灵思公司开发的一款应用软件。它主要用于FPGA芯片的设计和调试Vivado Hardware Manager可以监控并控制FPGA芯片的设计过程,使得工程师能够直观地了解系统状态,并且通过工具来修正和调整系统设计。 Vivado Hardware Manager提供了一种易于理解和操作的用户界面,可以让工程师对设备进行全面的管理。它支持多种连接方式,包括JTAG,UART,USB等,并且可以与其他软件集成。 通过Vivado Hardware Manager,工程师可以更方便地进行硬件调试和验证。它提供了一种强大的调试工具,能够允许工程师实时地检查单个或多个时钟域中的信号。此外,它还能够支持多个目标设备的同时调试,从而加快开发的效率。 总之,Vivado Hardware Manager是一款设计和调试FPGA芯片的必备工具。它提供了高效、直观和方便的用户界面,支持多种连接方式和功能,使得工程师可以更加轻松地进行硬件设计和验证。 ### 回答3: Vivado hardware manager是Xilinx公司提供的一种集成化硬件设计管理和调试工具。它主要用于FPGA硬件设计项目的开发过程中,能够直观地查看硬件设计的状态、调试程序,提高了设计的效率。 使用Vivado hardware manager可以快速地进行调试,查看硬件设计的状态,以及完成FPGA设计的烧录和配置等基本操作。在开发周期中,如果先前设计的逻辑需要进行修改,Vivado hardware manager可以很方便地进行调试,以快速解决问题。同时,利用Vivado hardware manager,可以实现对IP核和设计状态的管理,以及对一些硬件资源的配置。 与传统的硬件设计工具相比,Vivado hardware manager集成了众多的设计和调试功能,能够高效地完成从设计到调试的全过程。同时,Vivado hardware manager还提供了一些高级功能,例如追踪寄存器状态、时序仿真等等,这些功能可以快速地定位设计问题并进行解决,从而提高了FPGA硬件设计的开发效率。 总的来说,Vivado hardward manager作为Xilinx公司提供的一种综合性硬件设计管理和调试工具,可以帮助FPGA设计人员快速地完成硬件设计工作,并提高设计的精确度和效率。
评论 1
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值