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原创 提高vivado的编译速度
提高vivado的编译速度如何充分使用自己的电脑硬件资源提高vivado的编译速度如何读取当前线程数如何设置当前线程数如何充分使用自己的电脑硬件资源提高vivado的编译速度在编译vivado下的fpga工程时，很多设计者往往选择多个jobs进行编译，以为这样会在原有基础上加快编译速度，这个其实是不准确的。对Vivado比较熟悉的设计者，都知道Vivado中的多线程是通过tcl脚本去设置的。目前vivado在windows下默认使用线程数是2个，最大可使用的线程数是8个。而jobs只有在同时有多个run
2021-03-01 13:11:06
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原创 xilinx fpga 开发工具vivado 软件的安装，使用详细教程
文章目录xilinx fpga 开发工具Quartus Prime 软件的安装，使用详细教程xilinx fpga 开发工具Quartus Prime 软件的安装，使用详细教程文档下载地址对vivado 18.2开发工具的安装，以及基本使用流程做了一个详细说明.以一个流水灯入门工程为例子,说明了工程的建立,综合,实现,下板调试.分享不易，看完点歌赞呗...
2021-02-02 02:40:38
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原创 vivado烧写FPGA速度调节
vivado使用JTAG烧写XilinxFPGA速度调节vivado烧写FPGA速度调节vivado烧写FPGA速度调节在使用vivado进行FPGA工程开发时，经常会遇到vivado烧写FPGA速度不适配的情况。这个时候就需要我们去调节速度。很多同学可能不太清楚在哪里这个速度。下面这张图红色框中即为速度修改的地方。...
2020-07-12 16:04:21
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转载 Xilinx IOdelay--Virtex-5介绍
前言 1、IDELAYCTRL原语 可以参考virtex-5用户手册 补充介绍，资料来自百度文库 2、IODELAY 3、IDELAYCTRL ...
2021-03-05 18:02:03
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原创 最新的INTEL FPGA时序分析资料
文章目录最新的INTEL FPGA时序分析资料最新的INTEL FPGA时序分析资料详细介绍了FPGA开发设计时序分析理论，并且在工程设计中如何正确使用Timing Analyzer 工具进行时序分析，时序约束。如需该资料请点击此处分享不易，看完点个赞呗。...
2021-02-03 23:26:24
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原创 intel fpga 开发工具Quartus Prime 软件的安装，使用详细教程
文章目录INTEL (altera) 系列FPGA的安装使用详细教程INTEL (altera) 系列FPGA的安装使用详细教程详细教程点击此文档 ：intel fpga 开发工具Quartus Prime 软件的安装，使用详细教程。
2021-02-02 02:32:21
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原创 基于DDS（基于直接数字频率合成技术）的信号发生器理论与实践
文章目录基于DDS（基于直接数字频率合成技术）的信号发生器理论与实践理论部分DDS的基本原理数模转换部分与滤波部分（滤波器以滤除多余的分量，从而得到平滑连续的模拟信号）此处不做详说。如有感兴趣的可以留言。实践部分基于DDS（基于直接数字频率合成技术）的信号发生器理论与实践理论部分Nyquist采样定理是连接连续和离散的桥梁。绝大多数信号都是能够进行傅里叶变换的，就意味着，不管一个信号多么复杂，总可以分解为若干个正（余）弦信号的和，对应了信号的频率分量。因此，Nyquist采样定理只需找到信号最大的频
2021-02-02 01:39:04
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原创 Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同
文章目录Xilinx FPGA PLL 资源与INTELFPGA PLL资源locked信号的不同PLLXilinx FPGA PLL 资源locked信号仿真图INTEL FPGA PLL 资源locked信号仿真图总结Xilinx FPGA PLL 资源与INTELFPGA PLL资源locked信号的不同PLL废话不多说，直接上仿真图：Xilinx FPGA PLL 资源locked信号仿真图仿真平台基于Vivado18.2INTEL FPGA PLL 资源locked信号仿真图仿真
2021-02-01 00:31:47
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原创 Quartus与vivado fifo IP核需要额外注意的几个点
使用 Quartus与vivado fifo IP核需要额外注意的几个点IP different input and output widthQuartus fifo different input and output widthWriting 16-bit Words and Reading 8-bit WordsThis figure shows an example of a wide write port (16-bit input) and a narrow read port (8-b
2021-01-31 23:54:38
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原创 vivado 综合报错 “ incorrect freePtr. Call out of sequence? “
vivado 综合报错 " incorrect freePtr. Call out of sequence? "很多FPGA的初学者或者第一次使用Viado作为开发工具的同学经常会遇到这样的问题。当大家兴致勃勃的安装完vivado软件，想要大展身手的时候，发现我们新建的FPGA工程虽然没有任何语法逻辑错误，但就是综合失败，还会报告如下错误 " incorrect freePtr. Call out of sequence? "。这个时候不要慌，我们如何解决这个bug呢？解决方法：首先检查自己计算机，
2020-07-13 00:49:58
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原创 vivado链接不上开发板最有可能原因
文章目录vivado链接不上开发板最有可能原因vivado链接不上开发板最有可能原因vivado链接不上开发板最有可能原因我们在使用vivado平台进行FPGA工程开发的时候，往往会遇到这样的情况：明明我们的FPGA电路板和我们的计算机之间的物理链接没有任何问题，但是vivado就是识别不到我们的开发板。这个时候很有可能是vivado软件安装时候自带的一个驱动文件install_digilent.exe 没有安装成功，或者安装成功但是又被其它的第三方电脑管理软件错误卸载了。这个时候我们只需要到自己计算
2020-07-06 22:03:01
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原创 可能是最简单的同步fifo 的设计
文章目录可能是最简单的同步fifo 设计什么是FIFOFIFO的分类设计FIFO的关键FIFO空满判断方法本次同步FIFO设计的基本参数具体代码实现过程可能是最简单的同步fifo 设计什么是FIFOFIFO的英文全称为First In First Out ，是我们在FPGA工程设计开发中经常使用的一种先进先出的数据缓存器。它区别于其他普通存储器（比如rom ,ram）的是没有外部读写地址线。设计开发者使用它的时候不需要对地址进行管理，只需要给写使能.写数据，就能把对应的数据写入存储器保存；如果数据区域
2020-06-16 16:44:03
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原创 锁相环PLL／MMCM的使用
文章目录锁相环PLL／MMCM的使用DCM/DLL/PLL/MMCM区别锁相环PLL／MMCM的使用DCM/DLL/PLL/MMCM区别对于FPGA开发者来说，DCM/DLL/MMCM/PLL这些模块几乎天天都在用，但很它们之间有设么差异呢，可能有些人还没有搞清楚。在Xilinx系列的FPGA中，时钟管理器叫做Clock Management，简称CMT。我们所用到的DCM/PLL/MMCM都包含在CMT中。DCM是在早期的Xilinx 系列FPGA芯片中使用的，比如早期的Sparten-3，Vi
2020-06-13 02:16:52
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pic_ov5640.7z
2020-07-20
18_ov_5640_r10_pll_24_640X480_gpio_1_2_v3_3.zip
2020-03-23
.cadence封装生成一键批量生成
2017-12-15
Ubuntu的下USB转串口芯片驱动程序安装
2017-12-14
小白的Python 入门书
2017-12-14
空空如也
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