FPGA FIFO测试

smallerlang

已于 2022-12-01 20:39:19 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2019-08-12 22:06:09 首次发布

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一、同步FIFO写满后继续写会怎样？

module top(
    input clk,
    input rst_n
    );
    
    reg [7:0] data;
    reg [3:0] state;
    reg wr_en;
    reg rd_en;
    always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n) begin
            state <= 4'd0;
            data <= 8'd0;
            wr_en <= 1'd0;
            rd_en <= 1'd0;
        end        
        else begin
            case(state)
                4'd0: begin
                    if(data == 8'd40) begin
                        state <= state + 4'd1;
                        wr_en <= 1'd0;
                    end
                    else begin
                        data <= data + 8'd1;
                        wr_en <= 1'd1;
                    end
                end
                4'd1: begin
                    rd_en <= 1'd1;
                end
            endcase
        end
    end
    
    wire [7:0] fifo_dout;
    wire full;
    wire empty;
    fifo fifo_inst(
        .clk(clk),
        .srst(!rst_n),
        .din(data),
        .wr_en(wr_en),
        .rd_en(rd_en),
        .dout(fifo_dout),
        .full(full),
        .empty(empty)
    );
    
    ila_0 ila_0_inst(
        .clk(clk),
        .probe0(wr_en),
        .probe1(rd_en),
        .probe2(data),
        .probe3(full),
        .probe4(empty),
        .probe5(fifo_dout)
    );

在这里插入图片描述
写满后full拉高，继续写对FIFO没有产生影响，FIFO深度为32，写入FIFO的值为1-40，读出FIFO的值为1-32，当FIFO为空的时候继续读，数据仍为32保持不变。