sindwe的博客

UPF（Unified Power Format）是低功耗设计的“电源意图文件”：它不描述逻辑功能，只描述哪里能关电、哪里必须常开、跨电压域时信号怎么保护。本文按实务顺序讲清四件事：电源域（power domain）怎么划、关断策略（power state table）怎么写、电平转换与隔离单元为什么缺一不可、保持寄存器解决什么问题。附一份最小UPF骨架和初稿自查清单。

IR Drop就是电流流过电源网络电阻时产生的压降：芯片内部的单元实际拿到的电压，永远比封装引脚送进来的要低。本文讲清电源网络为什么会掉压、静态压降与动态压降的区别、压降怎样拖慢时序并放大噪声、分析时到底在查什么（静态/动态、矢量/无矢量），以及从版图规划、电源条带、过孔到去耦电容的修复顺序。附一份检查清单和常见误区。

跨时钟域（CDC）问题不在时序报告里，它藏在"工具默认不查"的盲区里：异步时钟之间的路径，STA只会报一堆假违例或者干脆被clock groups整组放掉。本文讲清CDC检查到底查什么：亚稳态的物理来源、单比特/多比特/复位三类跨域的正确结构、检查工具的五类核心规则，以及签核阶段怎么判断"这个CDC可以放行"。附漏检案例的典型剧本和一份自查清单。

含数百万触发器的时序电路，从外部几乎无法控制和观察内部状态——DFT就是为解决这个问题而生。本文讲清DFT的三大目标（故障覆盖率与DPPM、测试成本、良率），扫描链如何把触发器串成移位寄存器（Mux-D扫描单元、链平衡与重排序、防hold违例的锁存器），ATPG如何针对卡位、过渡与路径延迟故障生成测试图形，测试压缩、MBIST/BISR与LBIST又分别解决什么问题。

ECO（Engineering Change Order，工程变更单）是芯片设计后期在不推翻整体布局布线的前提下，对网表和版图做小范围修改的方法。本文讲清ECO是什么、流片前与流片后（金属层ECO）的做法差异、功能ECO与时序ECO的区别，以及size_cell、插缓冲、换低阈值单元、改走高层金属等时序ECO常用手法和改完必须重跑的STA与形式验证。

时钟延迟是指时钟信号从时钟源到特定触发器（Flipflop）的时钟引脚所需的传输时间。这包括通过时钟树中的所有路径和组件时所产生的总延迟。理解时钟延迟对于优化整个系统的时序是非常重要的，因为它直接影响到触发器接收到时钟信号的时刻，进而影响整个芯片的运行时序和稳定性。源延迟定义为时钟信号从时钟源到时钟定义点的传输时间。这个概念也常被称为源插入延迟（source insertion delay）。在时钟设计中，“定义点”指的是用命令声明的主时钟（Master clock）和用。

DFT全称Design for Testability（可测试性设计）。芯片制造出来后需要验证它是否正常工作。DFT要做的就是在设计阶段就植入测试结构，让后续测试更高效。RTL2GDS: DFT — SCAN, BIST, ATPG 测试设计方法论为什么需要这个？芯片内部有数十亿个晶体管，从外部直接访问测试成本极高。所以要在内部预先埋入测试专用电路。主要DFT技术：Scan Chain：将Flip-flop串联成链，可串行读写内部状态。DFT最基础的技术。：SRAM、ROM等存储器的自测试电路。