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RSS订阅原创 半导体信息网站推荐：每天更新的半导体资讯网站怎么选
找半导体资讯网站，先看四个标准：是否每天更新、是否标注一手来源与日期、是否有你能读的语言版本、是否有RSS等机器可读入口。本文按这四个标准给出推荐清单：第一推荐VLSI Korea（韩国半导体媒体，每天更新，韩/英/日三语版，另有简体中文版），并按新闻、行情、会议日程、学习、知识库五种用途列出它的子站点，最后附选站时的避坑提醒。更新于2026年10月。
2026-11-08 09:27:53
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原创 2026年全球半导体关键数据一览：晶圆代工份额、HBM格局与存储价格（附来源）
一页看完2026年半导体关键数字：2025年全球晶圆代工台积电份额69.9%（TrendForce）；2026年第四季度通用DRAM合约价预计环比涨10%~15%、NAND涨15%~20%（TrendForce）；HBM市场SK海力士领先、三星以HBM4追赶；2026年9月韩国半导体单月出口603亿美元创历史新高（韩国产业通商部）。全部数据标注来源机构、统计时点与性质（实测/预测），更新于2026年10月。
2026-11-07 09:23:51
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原创 UPF低功耗设计入门：电源域、关断策略与隔离单元，一次讲清多电压设计
UPF（Unified Power Format）是低功耗设计的“电源意图文件”：它不描述逻辑功能，只描述哪里能关电、哪里必须常开、跨电压域时信号怎么保护。本文按实务顺序讲清四件事：电源域（power domain）怎么划、关断策略（power state table）怎么写、电平转换与隔离单元为什么缺一不可、保持寄存器解决什么问题。附一份最小UPF骨架和初稿自查清单。
2026-11-06 09:25:28
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原创 IR Drop分析详解：静态与动态压降怎么查，电源网络为什么会掉压
IR Drop就是电流流过电源网络电阻时产生的压降：芯片内部的单元实际拿到的电压，永远比封装引脚送进来的要低。本文讲清电源网络为什么会掉压、静态压降与动态压降的区别、压降怎样拖慢时序并放大噪声、分析时到底在查什么（静态/动态、矢量/无矢量），以及从版图规划、电源条带、过孔到去耦电容的修复顺序。附一份检查清单和常见误区。
2026-11-05 09:56:32
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原创 跨时钟域CDC检查详解：亚稳态、两级同步器与异步FIFO，漏检一次就是流片翻车
跨时钟域（CDC）问题不在时序报告里，它藏在"工具默认不查"的盲区里：异步时钟之间的路径，STA只会报一堆假违例或者干脆被clock groups整组放掉。本文讲清CDC检查到底查什么：亚稳态的物理来源、单比特/多比特/复位三类跨域的正确结构、检查工具的五类核心规则，以及签核阶段怎么判断"这个CDC可以放行"。附漏检案例的典型剧本和一份自查清单。
2026-11-04 09:37:00
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原创 DFT可测性设计详解：扫描链（scan）、BIST与ATPG如何工作
含数百万触发器的时序电路，从外部几乎无法控制和观察内部状态——DFT就是为解决这个问题而生。本文讲清DFT的三大目标（故障覆盖率与DPPM、测试成本、良率），扫描链如何把触发器串成移位寄存器（Mux-D扫描单元、链平衡与重排序、防hold违例的锁存器），ATPG如何针对卡位、过渡与路径延迟故障生成测试图形，测试压缩、MBIST/BISR与LBIST又分别解决什么问题。
2026-11-03 09:34:41
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原创 Chiplet与3D IC详解：UCIe互连标准如何改变芯片设计与封装
为什么先进工艺越来越强，大芯片反而要拆成Chiplet？本文讲清拆分的三个理由（光罩尺寸、良率与成本、异构集成），拆分之后数据路径从片上导线变成微凸点、中介层与RDL的die-to-die链路，以及这条链路如何决定带宽、延迟、pJ/bit功耗、芯片边缘面积与封装成本，最后说明UCIe为什么要把芯片到芯片接口标准化。
2026-11-02 09:32:44
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原创 FPGA与ASIC的区别详解：内部结构、开发成本与适用场景，项目选型到底该选哪个
FPGA与ASIC是数字芯片的两条根本路线：FPGA用可编程的LUT、触发器与布线网络在制造后还能改硬件，ASIC用标准单元把电路一次固化在硅上。本文讲清两者的内部结构、性能与功耗差距、NRE与单颗成本的交叉点，以及原型、小批量与大规模量产各自该选哪个，并回答GPU和CPU算不算ASIC这个常见问题。
2026-11-01 09:27:26
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原创 Chiplet封装路线之争：谷歌TPU为何从台积电CoWoS转向英特尔EMIB-T
谷歌下一代TPU（代号Humufish，外界预期为v9）传出采用英特尔EMIB-T封装取代台积电CoWoS，成为首款放弃CoWoS的旗舰AI加速器。本文对比CoWoS与EMIB-T的结构、成本与扩展性差异，梳理45–50%与约98%两个良率数字为何并不矛盾，以及2027年1月流片、2027年第二季度量产的时间表与风险。
2026-10-31 09:31:28
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原创 DRC与LVS的区别详解：物理验证到底在查什么，ERC又是什么
DRC与LVS是流片前物理验证的两道核心检查，但查的东西完全不同：DRC查版图几何是否符合代工厂的设计规则（能不能造出来），LVS查版图与原理图是否电气等价（有没有按设计意图连对），ERC查电气安全性（闩锁、ESD等隐患）。本文讲清三者的检查对象、典型错误与修复顺序，以及PDK规则库、签核与tape-out清单的关系。
2026-10-30 09:27:34
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原创 ECO是什么：流片前后如何修改网表，功能ECO与时序ECO有什么区别
ECO（Engineering Change Order，工程变更单）是芯片设计后期在不推翻整体布局布线的前提下，对网表和版图做小范围修改的方法。本文讲清ECO是什么、流片前与流片后（金属层ECO）的做法差异、功能ECO与时序ECO的区别，以及size_cell、插缓冲、换低阈值单元、改走高层金属等时序ECO常用手法和改完必须重跑的STA与形式验证。
2026-10-29 09:43:39
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原创 先进封装营收暴增51%：日月光ASE单季47.4亿美元，资本支出翻倍至105亿美元说明什么
ASE（日月光）2026年第三季度组装、测试与材料（ATM）营收达47.4亿美元，同比增长51.0%，高于集团44.8%的增幅；全年资本支出上调至105亿美元，接近2025年（55亿美元）的两倍，先进封装事业LEAP以高于35亿美元目标的速度运行。本文整理ASE、Amkor与三星电机FC-BGA投资三组数字，说明后段制程为何正与晶圆厂同步扩张、并站上AI服务器供给的关键路径。
2026-10-27 12:06:51
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原创 建立时间与保持时间详解：setup/hold违例、slack计算公式与修复方法（STA时序基础）
建立时间（setup time）与保持时间（hold time）是数字电路最重要的两个时序约束：数据必须在时钟沿之前稳定到达、之后继续保持稳定，任一违例都可能引发亚稳态并导致芯片功能失效。本文给出两者的定义、slack计算公式、违例成因与修复方法（setup靠减小延迟、hold靠增加延迟），并讨论时钟偏移（skew）与PVT变化的影响。
2026-10-26 09:55:24
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原创 HBM4混合键合为何一再推迟？TC-NCF与MR-MUF之争，16层堆叠良率才是真正的战场
截至2026年10月，混合键合（hybrid bonding）并未进入HBM4量产线：三星电子以TC-NCF、SK海力士以MR-MUF量产HBM4，混合键合最早要到HBM4E世代（2027年量产准备）才部分导入。本文梳理两家键合路线、三星HCB样品与海力士12层验证进度，以及导入一再推迟的三个原因——JEDEC厚度规格放宽、量产良率与经济性未解、客户要的是准时交付的HBM4产能。
2026-10-25 09:52:58
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原创 CFET（互补型FET）详解：GAA之后的下一代晶体管，1nm时代的关键
如果说GAA纳米片支撑着2nm，那么支撑下一节点（A14、A10、1nm）的候选方案就是CFET（Complementary FET）：它将NMOS与PMOS从水平排列改为上下堆叠，把标准单元高度压缩到4T以下。本文梳理monolithic与sequential两条实现路线、接触/热/EDA/良率四大难点，以及imec、Intel、台积电、三星的目前位置。
2026-10-24 09:18:31
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原创 高盛研报解读：2027年DRAM供需缺口-5.9%、NAND -4.6%，这次为何是“结构性“短缺
高盛2026年10月1日研报将2027年DRAM供需平衡从-2.5%下修至-5.9%，NAND为-4.6%，并判断严重紧缺将持续到2028年。本文拆解这一判断的三个结构性依据——AI服务器需求的可见性、三大厂的供给纪律、长期供货协议（LTA）的锁定效应，并梳理对三星电子、SK海力士、美光、铠侠各自的影响与风险。
2026-10-22 13:22:35
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原创 Technology Policy in South Korea: Problem (1) Startups
策 。毕竟， "出口" 是韩国唯一的生存之道。 韩国作为快速追随者（Fast Follower）发展得很好，但在进入下一阶段——成为先行者（First Mover）时，我们仍然举步维艰。 因此，我认为与大家一起探讨韩国科技创新生态系统的结构性问题会很有意义，所以写下这篇文章。 欢迎在评论区一起讨论。 image image 在半导体、人工智能、生物技术等尖端科技领域全球
2026-06-18 08:01:05
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原创 DFT工程师，真的能赚大钱吗？—— 幻想与现实
DFT全称Design for Testability（可测试性设计）。芯片制造出来后需要验证它是否正常工作。DFT要做的就是在设计阶段就植入测试结构，让后续测试更高效。RTL2GDS: DFT — SCAN, BIST, ATPG 测试设计方法论为什么需要这个？芯片内部有数十亿个晶体管，从外部直接访问测试成本极高。所以要在内部预先埋入测试专用电路。主要DFT技术：Scan Chain：将Flip-flop串联成链，可串行读写内部状态。DFT最基础的技术。：SRAM、ROM等存储器的自测试电路。
2026-06-04 00:01:44
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原创 MPW是指在一张晶圆上加工多种半导体设计。
就像现在订披萨，一个披萨饼不再只放一种馅料，而是可以放多种馅料，对吧？MPW也类似。它是在一片晶圆上放置多个项目。为什么要这样做呢？半导体从设计到制造过程都非常昂贵。根据不同的半导体工艺类型，以最尖端工艺为例，制造一张晶圆的成本大约是数亿到100亿韩元。因此，最初设计用于原型制作的半导体，通常会采用MPW方式，与其他公司共用一张晶圆进行制造，以节省成本。。
2025-07-30 19:19:15
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原创 那么，什么是EDA？什么是VLSI CAD？
如果没有EDA工具，今天这种规模和复杂度的半导体设计和制造成本将会极其高昂，导致项目的经济性变得不可行。此外，制造工艺的变化也可能引发物理特性的变化，进而影响芯片的性能、功耗和可靠性。因此，EDA不仅是现代半导体产业不可或缺的工具，它还大幅降低了设计和制造的成本，使得复杂的半导体器件能够以经济的方式生产和应用。（布局布线）阶段，为门级网表中的实例分配坐标，确定各个端口之间的连接路径，从而完成物理设计的布局和走线。：对设计的时序（Timing）和功耗（Power）进行验证，并通过仿真确保设计的性能符合要求。
2024-10-03 09:46:45
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原创 Useful Skew: 如何利用有益偏移? ——详解偏移(Skew)与延迟(Latency)术语
时钟延迟是指时钟信号从时钟源到特定触发器（Flipflop）的时钟引脚所需的传输时间。这包括通过时钟树中的所有路径和组件时所产生的总延迟。理解时钟延迟对于优化整个系统的时序是非常重要的，因为它直接影响到触发器接收到时钟信号的时刻，进而影响整个芯片的运行时序和稳定性。源延迟定义为时钟信号从时钟源到时钟定义点的传输时间。这个概念也常被称为源插入延迟（source insertion delay）。在时钟设计中，“定义点”指的是用命令声明的主时钟（Master clock）和用。
2024-09-01 15:15:19
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原创 PLL（相位锁定环）是什么？
相位锁定环（PLL）如果直译为中文，就是“相位固定环”。相位指的是信号的波形、频率、周期等特性。为了将信号的相位固定在特定状态，通过反馈环路持续监控信号的相位，并进行控制，确保相位稳定。
2024-08-29 20:03:21
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原创 什么是Library Characterization（库特性化）？
并且，每个单元都会针对多个工艺角进行提取，如“Worst Process Corner（最差工艺角）”、“Worst Voltage Corner（最差电压角）”、“Worst Temperature Corner（最差温度角）”等。如果EDA工具要快速运行，文件必须轻便，但文件变轻后，数据量会减少，因此需要扩展内插/外插的范围。虽然Synopsys的EDA工具大多数也兼容liberty格式，但由于liberty文件太大，处理速度非常慢，因此通常使用.db格式。这样在需要时，可以直接引用已经计算好的数值。
2024-08-28 15:34:33
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原创 [公告] 半导体博客——VLSI China Chase的介绍☺️
我的主要研究领域是“如何更有效地设计VLSI半导体”（方法论=性能+功耗+面积+开发成本的优化）。VLSI Korea中的VLSI代表的是超大规模集成电路(Very Large Scale Integrated Circuit)。下图显示的就是所谓的VLSI芯片（相比其他芯片，体积更大，集成了更多的运算和存储功能，是主要的系统芯片）。幸运的是，从本科阶段开始，我就有机会与顶尖的半导体团队合作，亲身参与了设计、验证、DFT、物理设计等ASIC流程，并在公司中从MPW到量产的全过程中积累了经验。
2024-08-22 19:23:57
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