DDR3学习

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于 2025-01-16 10:58:49 首次发布
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目录

前言

DDR3控制器MIG学习

1、RAM分类

在这里插入图片描述

2、DDR3信号

本次使用的是镁光MT41J256M16HA-093型号，MT41J系列，容量为256×16(数据宽度) = 4096Mb，速度等级为093。
故核心时钟(mig核给ddrt提供的时钟)为1066M，数据速率为2132M，用这个的好处是可以降频使用，只要不超上限即可。
在这里插入图片描述

3、DDR3控制器：MIG

由于DDR3的控制时序相当复杂，为了方便用户开发DDR3的读写应用程序，Xilinx官方就提供了一个MIG IP核，它可以为用户生成一个DDR3控制器。它提供了用户接口（左侧），内部会将用户接口接收到的时序转换成DDR3所需的真正时序，并通过物理端（右侧）的接口连接到DDR3。该控制器结构如下：
在这里插入图片描述

相关配置参数参考该博主链接：https://zhuanlan.zhihu.com/p/457992596

4、DDR3读写时序

翻阅UG586数据手册，写时序如下

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【DDR3 控制器设计】（4）DDR3 的读操作设计
记录学习历程
10-24 4303
直接对 DDR3 进行读写时序控制是比较困难的，接口复杂且多，但是通过调取 DDR3 控制器 MIG IP 核，间接的对 DDR3 进行控制就会方便很多，控制器给用户端预留了接口，通过查看 MIG IP 核用户手册，对 IP 核进行读控制。
从零开始讲DDR（9）——AXI 接口MIG 使用（2）
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05-03 1041
在之前的文章中，我们介绍了官方DDR MIG AXI接口的例程的整体框架，在本文中，我们将着重介绍例程中关于数据产生，及驱动到AXI接口的相关逻辑实现。
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fgupupup的博客
08-30 6048
开发板：AX516 FPGA：spartan 首先，完成约束文件的修改，使之与自己的硬件设备一致，一般有以下几点： 1、 VCCAUX 电压修改 CONFIG VCCAUX=3.3; # Valid values are 2.5 and 3.3 2、 系统时钟输入的周期，需要跟PCB板上的晶振频率一样。 NET "memc3_infrastructure_inst/sys_clk_ib...
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06-25 1008
DDR3 CONTROLLER 测试 当awfifo写满后awready不会拉高，当wfifo写满后wready也不会拉高；测试点2：axi 对arfifo写满，写满后无法写入； 这里可以ARFIFO的虚满信号对outstanding的个数进行配置 测试点3：在axi的写地址队列，或者写数据队列中插入axi的读地址队列；在axi的读地址队列中插入写地址队列。 测试点4：这里是采用轮询机制对AWFIFO和ARFIFO进行取数据到bank队列中。AWF......
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07-15
FPGA实现DDR3控制器
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05-16
DDR3的控制器的配置以及使用介绍，DDR Memory controller fundamentals review，QorIQ processors。
DDR3控制器（一）DDR3 IP调用
cuisitan的博客
06-26 3171
MIG IP核（Memory Interface Generator）是Xilinx提供的IP核，专门用于处理存储器接口的生成和管理。它的主要功能是简化和优化FPGA与外部存储器（如DDR SDRAM）之间的数据传输和通信。需要说明的是，DDR3 IP是软核，因此需要占用逻辑资源，在FPGA选型时需要注意。
DDR3学习调试重要参数.zip_ddr3
09-20
本资料主要涵盖了DDR3内存的学习与调试中的关键参数，包括容量、封装和信号时序等方面。下面将详细阐述这些知识点。 1. **容量**：内存容量是指DDR3内存条能够存储的数据量，通常以MB或GB为单位。它由内存条上的...
xilinx之DDR3学习五篇圣经.rar
02-17
xilinx之DDR3学习五篇圣经,包含 Xilinx平台DDR3设计教程四个文档：设计篇、仿真篇、综合篇及高富帅篇。学习完秒懂
Xilinx系FPGA学习笔记（九）DDR3学习
贾saisai的博客
09-18 1433
这里暂时先只介绍一下IP核配置生成和一些接口信号的含义，后续还需要补很多知识点和实际测试应用DDR3 已不是当今主流的 DDR 存储器，市场上的 DDR4和 DDR5 也已经应用广泛。但是 DDR3 存储器作为 RAM 存储器家族发展历程中的一个重要里程碑。最早是SRAM，由六个晶体管构成，实现1位数据的存储早期 SRAM 芯片对于晶体管的消耗量是巨大的，影响芯片的成本最大的一个因素就是芯片内部集成的晶体管数量，所以后续进行研发实现了是使用 1 个电容+1 个晶体管的组合，实现 1 位数据的存储。
DDR3学习 布线加原理认识
03-19
DDR3学习布线加原理认识 在现代电子计算机系统中，内存作为核心部件，其性能直接影响整个系统的运行效率。DDR3内存作为当前广泛使用的内存类型之一，拥有比其前代产品DDR2更高的数据传输速率和更优化的技术特性。...
基于FPGA的DDR3控制器设计
07-30
介绍了DDR3 SDRAM的技术特点、工作原理，以及控制器的构成。利用Xilinx公司的MIG软件工具在Virtex-6系列FPGA芯片上，实现了控制器的设计方法，并给出了ISim仿真验证结果，验证了该设计方案的可行性。
DDR3内存控制器参数设计实例参考
01-06
本文档基于PowerPC P1020 CPU硬件手册和DDR3芯片H5TQ1G63DFR H9C为例，演示了内存控制器参数的配置过程，对于新开发单板的初学者有用。每个板子的参数与硬件，甚至芯片批次有关系，不可能完全一样，不要照抄这些参数，而是看思路。
基于异步FIFO的DDR3 SDRAM控制器（FPGA\VIVADO）
m0_61193692的博客
02-17 989
此外，在写数据和读数据通道，还包含一个LAST信号，以表示所传输的数据是否为最后一位。整体设计框图如下图所示，控制器由DDR3_control_top、DDR3_control_WR、MIG（IP核）以及异步FIFO：W_FIFO、W_FIFO组成，ddr3_data用于模拟外部数据，验证控制器是否正常工作。本文使用AXI4接口的MIG完成控制器的控制工作，DDR3_control_WR模块完成AXI4接口的控制工作，DDR3_control_top模块将DDR3_control_WR模块和MIG连接。
DDR3 控制器 MIG IP 详解完整版 （AXI4&Vivado&Verilog）
小王在努力...的博客
04-11 6832
本节主要是介绍 Xilinx DDR 控制器 IP 的创建流程、IP 用户使用接口 AXI 协议介绍和IP 对应的 Example Design 的仿真和上板验证。
【DDR3 控制器设计】系列博客汇总篇（附直达链接）
记录学习历程
10-14 5008
在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题，那就是当进行写/读操作的过程中，再来一条写/读指令，此时控制器是无法执行的，也就是此时的设计只能完成单次读写指令，这对于在实际场景使用是极其不便利的，每次只能完成一次突发读写操作，这样效率太低了！由于设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。
【DDR3 控制器设计】（1）MIG IP 核的详解与配置
记录学习历程
10-11 5024
2:1 比例的用户接口数据总线宽度是 MIG 内存接口宽度的 4 倍，比如 MIG 中配置的数据位宽是 16 位，而 DDR 双边采样，所以用户接口是 MIG 内存接口的 4 倍即数据位宽为 64 位，同理可以得到如果设置为 4:1 则是 8 倍的数据位宽即数据位宽为 128 位。这里选择不使用OFF。以下为 MIG 和 DDR 之间的连接框图，可以看到框图的左边是用户接口，中间是 MIG 核，右边是需要控制的 DDR 接口，用户只需要去配置使用 MIG 核，就可以对 DDR 进行控制读写等操作。
DDR3控制器测试--基于Vivado2021.1的MIG核
LZ的博客
01-05 3540
本文主要介绍了基于Xilinx MIG IP核设计DDR3控制器的基本方法。
【紫光同创PGL22G学习】六、上手 DDR3 控制器使用
悟已往之不谏 知来者之可追
03-22 2945
一、实验简介 本实验为后续使用 DDR3 内存的实验做铺垫，通过循环读写 DDR3 内存，了解其工作原理和 DDR3 控制器的写法，由于 DDR3 控制复杂，控制器的编写难度高，这里笔者介绍采用第三方的 DDR3 IP 控制器情况下的应用，是后续音频、视频等需要用到 DDR3 实验的基础。 二、实验原理 DDR SDRAM 全称为 Double Data Rate SDRAM，中文名为“双倍数据流 SDRAM”。DDR SDRAM 在原有的 SDRAM 的基础上改进而来。也正因为如此，DDR 能够凭借着转产
DDR3学习调试核心参数解析指南
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