SDJ_success的博客

选择支持JESD204B的时钟发生器（如TI的LMK系列，ADI的HMC系列），它们能产生超低抖动的器件时钟和与之严格同步的SYSREF信号。设计JESD204B系统时，时钟质量是成功的第一要素，必须从芯片选型和PCB布局阶段就给予最高优先级的重视。（区域时钟）的引脚。这些引脚有专用的、低抖动的路由路径直接连接到时钟管理模块（CMT）和全局时钟缓冲器。器件时钟的抖动会直接传递给GTX收发器的串行数据，增加接收端的误码率（BER）。JESD204B接口的时钟架构是其实现同步的关键，也是设计中最复杂的部分。

JESD204B是由JEDEC制定的第三代高速串行接口标准（2011年发布），专为解决高速ADC/DAC与FPGA/ASIC间数据传输瓶颈而设计。发送端：8B/10B或64B/66B编码 → 差分驱动器（CML电平）支持每通道最高12.5Gbps（通过64B/66B编码）抖动要求：<100fs RMS（1kHz~1GHz）典型频率：156.25MHz（对应10Gbps速率）频率范围：100MHz~1GHz（取决于数据速率）对策：增加π型滤波器（10μH+2×100μF）