Formality简单实用之1--RTLvsRTL

前提Formality装好。

脚本解析：

1. 设置搜索路径变量，比如某些RTL有需要include文件进来，设置好改变量便于编译时寻找。

    laapend search_path  $PATH

2.设置一些工具使用的规则

   规则较多，可以根据实际简化。

3.设置SVF/VSDC这些综合生成的文件，用于加速形式验证过程。

4.读入 RTL文件列表；设置reference的名称和顶层module名

    read_verilog -container r -libname WORK -1{*.rtl **.rtl --}

    set_top r://WORK/topmodulename

这里r指目前读入的RTL是reference

5. 读入另一个用于比较的RTL文件列表；设置implementation的名称和顶层module名

    read_verilog -container i -libname WORK -01{*.rtl **.rtl --}

    set_top i:/WORK/topmodulename

6. match

7.verify

值得注意的是形式验证一般是在FF的输入端进行check的，因此组合逻辑不匹配，会反映到FF的输入端。