verilog编译问题：SystemVerilog construct not yet implemented: nested module

最新推荐文章于 2025-07-09 16:06:22 发布
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分类专栏： ASIC工具 文章标签： nested module
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本文链接：https://blog.youkuaiyun.com/richardhuang1123/article/details/7001126
本文详细记录了一个在使用SystemVerilog进行电路设计时遇到的问题，即编译错误与模块文件顺序及依赖库的关系。通过调整文件顺序和清理库文件，最终成功解决了编译混乱的问题，提供了对于增量编译流程中潜在陷阱的理解和解决策略。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1. SystemVerilog construct not yet implemented:  nested module.

  开始怀疑模块代码有问题，后来无论怎么改都不正确。最后把文件顺序调换后，又删掉lib，发觉问题不在了。

再调换编译顺序，还是没有问题。怀疑是lib中有残留的错误数据，导致编译混乱。因为用的是增量编译，有这个

可能。

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