FPGA练习：与门电路的实现

1. 与门的 verilog 实现代码

设计一个与门电路，实现 y = a & b。verilog 代码如下：

module addgate(a, b, y);

	input a;
	input b;
	output y;

	wire a;
	wire b;
	wire y;
	assign y = a & b;

endmodule 

其中，wire 代表连线。也就是说，a、b、y 都是连线，assign 赋值的意思，就是说 = 号两边直接用线连起来。

2. 测试代码

测试代码如下：