第十七课：DC优化技术

优化技术

  

优化技术的要求；注，所有下面的优化方法都是要在compile_ultra之前告诉工具的，等工具开始优化后再说已经来不及了！

Compile_Ultra默认信息

Compile_Ultra默认优化的三个层面：架构层优化、逻辑/GTECH网表优化、门级网表优化；

目的是为了在满足时序约束的前提下使芯片面积最小，可以引入一些外部的高性能优化算法；

一般来说，采用关键路径重新综合(关键路径就是延时最大的路径)的方法，在第一次mapping后，会发现一些路径存在时序违规，对于这些违规的路径，DC会重新回到login/GTECH level优化，然后再进行二次mapping，不断重复，直到完成或者实在不行就会停止；

DesignWare Library

首先解释一下什么是Designware Library：按我的理解，就是EDA工具厂商在DC工具中预先建立了一个集成了众多IP模块及Datapath组件的合集，当我们导入Rtl coding后，工具会自动匹配应用一些Designware库中的算数组合逻辑/标准IP模块来满足设计要求；为什么呢？因为：

①这些模块拥有更好的"qor"及更快的设计；

②提高了生产效率及设计可复用性；

③降低了设计风险；

我们只要使用compile_ultra，工具会默认调用designware library；

Arithmetic Optimization算数优化

算数优化会自动匹配优化一些组合逻辑运算过程，优化时序，减小面积；如：

①自动将一串复杂的公式精简成最简；

②原式中的Z1和Z2存在公共部分，且需要四个加法器，经过优化后，提取出公共部分，则只需要三个加法器；

③合并同类项减少cell使用；

④使用一些减法器代替比较器，比如Z2其实就是Z1非；

⑤这里要说明一下，在DC中，常数乘法的运算是将常数分为多个2的次方相加的，如105=2^6+2^5+2^3+1，而在二进制中，一个数和2^n相乘，其实就是左移n位，所以out1就写成了上述的加法形式；同理，out2可以在out1的基础上再加上两个移位寄存器，这样可以达到面积最小化；

负载分割及组合逻辑复制

案例：经过组合逻辑到达一个4驱动与门后，由于与门的fanout太多，导致其中有一条路径延时非常大；

解决方法：工具会将该与门的fanout拆分成两部分，并再加一个与门来驱动；而同时，为了保证电路的功能不发生改变，前面的组合逻辑也必须要复制一份！这也是常用的用面积换时序/速度！

compile_ultra自带参数优化方法

边界优化

Boundary optimization边界优化，就是优化每个模块的边界input/output ports；如上，SUB2模块中，左边两个输入pin，如果上面一个接低，那么U2或门就可以省去了；下面一个接高，U3与门也可以省去了；后面的output port是没有接的，因此也可以省去；而SUB1的Q输出经过U1反相器，可以直接优化为从Q非输出；所以上述电路可以简化为下面的电路，优化了时序，降低了面积；但是，这种边界优化是会影响网表结构的！！！

再compile_ultra中，是默认开启边界优化的，如果我们对于某个模块想保留一些input/output ports，或者说该模块为公用模块/或者以后有ECO需求，可能会用到一些接口，那就可以针对性的关闭该模块的边界优化，如：”set_boundary_optimization <SUB2> false“；如果全局都不想打开边界优化࿰