Verilog编程

最新推荐文章于 2022-10-10 10:41:34 发布

浑水摸鱼Zzz

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本文介绍了使用Verilog编程实现基本门电路，包括非门、与门和或非门，并展示了对应的逻辑结果。此外，还通过示例展示了如何设计组合逻辑，如2比1的多路复用器以及完整的加法器，提供了相关Verilog代码及图形化表示。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

非门
在这里插入图片描述
代码内容：

module top_module( input in, output out );
	assign out=~in;
endmodule

结果图形展示:
在这里插入图片描述
与门
代码内容：

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=a&b;
endmodule

结果图形展示：
在这里插入图片描述
或非门
代码内容：

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=~(a|b);
endmodule

结果图形展示
在这里插入图片描述

组合逻辑：
创建一个位宽，2比1的多路复用器。当sel=0时，请选择a。当sel=1时，选择b。
代码内容：

module top_module( 
    input a, b, sel,
    output out ); 
     assign out = (sel) ? b : a;

endmodule

结果图形展示
在这里插入图片描述

2.完整加法器
创建一个完整的加法器。一个完整的加法器添加三个位(包括随身行李)，并产生一个总和和进行。
代码相关内容

module top_module( 
    input a, b, cin,
    output cout, sum );
    assign{cout,sum} = a + b + cin;
endmodule

结果图形展示
在这里插入图片描述