基于 Vitis HLS 的单个乘法 DSP 映射研究

1 自媒体账号

目前运营的自媒体账号如下：

• 哔哩哔哩 【雪天鱼】: 雪天鱼个人主页-bilibili.com

如果觉得有所收获的话，可以点击我的主页 -> 充电 -> 自定义充电 支持一下，十分感谢！

• 微信公众号 【雪天鱼】
  
• 优快云 【雪天鱼】: 雪天鱼-优快云博客

QQ 学习交流群

• FPGA科研硕博交流群 910055563 (进群有一定的学历门槛，长期未发言会被请出群聊，主要交流FPGA科研学术话题)
• CNN | RVfpga学习交流群(推荐，人数上限 2000) 541434600
• FPGA&IC&DL学习交流群 866169462

---

记录下自己的学习过程，个人拙见，请谨慎参考。

2 引言

ZCU106 的DSP型号为 DSP48E2，支持的最大乘法位宽是 27-bit x 18-bit;
目标：通过简单的单个元素乘法，观察 HLS 工具将不同位宽的乘法映射为几个DSP

• Vitis HLS 2021.1
• ZCU106

以下结论的成立的前提是相信 HLS C综合后报告结果是正确的，因为本文主要研究对于HLS工具而言，是将不同位宽的乘法映射为几个DSP。所以不会使用 Vivado 进一步进行验证。
但实际上，Vitis HLS 和 Vivado 的综合结果是会有一定的差距的。

3 整数乘法

• 测试代码：

#include <ap_int.h>

constexpr unsigned int IN_SIZE  = 20;
typedef ap_int<32> int_test;
void pixel_mul_int