FPGA开发流程（创建工程，选择芯片，变量位置，文件命名，reg和wire数据类型，开发流程）

二选一选择器开发全流程：从逻辑设计到验证
最新推荐文章于 2025-03-08 19:51:23 发布
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#fpga开发

本文详细阐述了如何从设计定义、绘制真值表、卡诺图化简、编写Vivado代码，直至功能仿真、布局布线和性能分析的完整开发流程，以创建一个简单的二选一逻辑电路。通过实例展示每个步骤，适合初学者理解FPGA设计实践。
  • 开发流程（以二选一选择器为例）

1.设计定义：设计一个可以从两个输入端中选择其中一个并输出的逻辑电路

2.设计输入

2.1.逻辑抽象：三个输入端，一个用来选择，记sel，另两个被选择，记a，b，加上一个输出端y。

2.2.画真值表

  


 

2.3卡诺图化简

2.4 逻辑表达式

y=(~sel)*a+sel*a

或者y=if(sel==1)?a:b

2.5在Vivado创建design sources 源文件并写入代码

 

保存，然后在RTL analysis中查看用逻辑符号表示的示意图

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trymybest99
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【芯片设计- RTL 数字逻辑设计入门 13.2 -- wire 和 reg 的本质区别】
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05-08 597
wire示例：组合逻辑连接// wire 必须通过连续赋值 assignendmodulereg示例：时序逻辑（触发器）if (rst)q <= 1'b0;elseq <= d;endendmodule这里的q是reg，因为它在always块中被赋值用法wire用于 assign 连续赋值✅❌用于 always 块中赋值❌✅用于组合逻辑中间变量✅（配 assign）✅（配 always @(*)）用于时序逻辑中存储（触发器）❌✅初始值❌✅。
FPGA学习笔记——wire和reg数据以及组合逻辑和时序逻辑
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10-09 3770
Testbench 编写 wire和reg使用方法 wire语句表示以assign关键字指定的组合逻辑信号，模块的输入输出都默认为wire型，相当于物理接线。 reg语句表示寄存器类型。用于always模块内被赋值的信号，必须定义为reg类型，代表触发器，常用于时序逻辑。 信号分为端口信号（出现在端口列表）和内部信号，端口信号默认为wire类型。 wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 （https://www.cnb
fpga的wire类型
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10-20 180
就是这一根有一个名字的电线，因为我刚刚查了一下百度翻译，wire的汉语意思就是电线，我哩个giao,我竟然才发现。不同于reg类型，wire类型就相当于一根电线，他不属于输入口，也不属于输出口，在其他的文件中，这根电线可能去连接其他名称的输入输出端口。这根电线的名字就是vid。例如:wire vid。
FPGA参数定义 reg&wire 详解
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Verilog输入输出定义，例化定义，仿真定义三种情况下的参数定义写reg还是wire
fpga中wire和reg的区别（参考网络）
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信号类型， wire/reg--FPGA入门2
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"FPGA开发中的wire和reg类型变量" FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种可编程的数字电路，广泛应用于电子系统中的数字信号处理和数据处理等领域。在FPGA开发中，wire和reg类型变量是两...
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logic、wire、reg数据类型详解
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（1）wire类型用于将模块例化时的输入输出端口连接到你设计的电路的其他地方。wire类型在模块声明也可作为输入输出。（3）reg类型可以用于在模块例化时连接其输入；不能用于在模块例化时连接其输出。可以在模块声明时作为输出；（1）都可以作为 assign 语句的右值以及 always@ 块中作为 = 或
FPGA学习篇——Verilog学习5（reg，wire区分及模块例化）
weixin_72950851的博客
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这个我找了一些网上的各种资料，大概说一下自己的理解，可能还不太到位...比如：initial语句我们常用于赋初值，那么，传进来的输入数据就需要暂时存放赋初值，之后才能进行电平的变化，因此，要用reg。而在任意一个模块输入时，追求一个真实性，需要实时的传输数据，故则用一个wire类型。该图引用于博主“数码逐渐远去”原文链接：https://blog.youkuaiyun.com/kofiliu2018/article/details/128260502。
fpga中wire和reg的区别
不积跬步无以至千里，千里之行始于足下！
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wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而
FPGA 组合逻辑 wire assign 、时序逻辑 reg always使用总结
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只由逻辑门和电线构成，没有存储器件；输出仅与输入有关，不存在任何时序关系（与时钟信号的上升沿，下降沿，电平均无关）；：任何时刻的输出，与该时刻的输入信号有关+该时刻以前的输入信号（存储电路：计数器、寄存器、触发器、时钟翻转，锁存器）共同决定。：用wire 定义变量而不是端口， assign 变量 =(（条件）&&（条件）或（条件）非（条件）)“=” 立即执行，不会执行下条语句。
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这个不必多说，固定搭配。因为initial块与always块一样，都是引导时序电路的，因此，只能用reg型。
芯片项目研发中软硬件协调问题处理之 reg_xls2h
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看到一个很有意思到工具，是将 excle 中定义到寄存器翻译成 .h 头文件，在芯片项目研发中有软硬件一起协同工作，可以将寄存器定义这部分通过 excel 工具的宏功能进行进行严格规范，这样就可以产生固定格式的寄存器描述表，然后通过 reg_xls2h (基于 python xlrd)转成对于到 verilog 和 c 代码，然后分别由硬件和软件使用，适用于项目初期，寄存器频繁改动的场景。 在 google 中可以搜索到，链接如下：https://code.google.com/archive/p/ope
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