4-16译码器（always，case用法）

最新推荐文章于 2025-04-01 22:11:59 发布

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#fpga开发

这篇博客详细介绍了如何设计并实现一个4-16译码器模块，通过输入a、b、c、d四位二进制信号，确定并输出对应的16位二进制代码。文中给出了always@(*)和case结构的使用实例，并提供了用于测试的仿真激励代码。

4-16译码器学习记录

模块文件

 1 module decoder_4_16(
 2                a,
 3                b,
 4                c,
 5                d,
 6                out,
 7         );
 8       input a;
 9       input b;
10       input c;
11       input d;
12       output reg [15:0]out;//同时定义了out的长度，输入输出类型和数据类型，注意【15：0】长度放在名字前面，且从大到小。
13       
14       always@(*)begin//等价于always({a,b,c,d})  *号表示所有输入信号，不包括输出信号
15          case({a,b,c,d}) //case和endcase是固定搭配，但有多种情况的时候使用，十分方便
16               4'b0000:out=16'b0000_0000_0000_0001;             
17               4'b0001:out=16'b0000_0000_0000_0010;        // 位宽度'进制 数值 ：赋值语句       
18               4'b0010:out=16'b0000_0000_0000_0100;        // 注意’是引号，不同了tinmescale。中间是用冒号连接赋值语句
19               4'b0011:out=16'b0000_0000_0000_1000;
20               4'b0100:out=16'b0000_0000_0001_0000;
21               4'b0101:out=16'b0000_0000_0010_0000;
22               4'b0110:out=16'b0000_0000_0100_0000;
23               4'b0111:out=16'b0000_0000