logic、wire、reg数据类型详解

1、wire和reg有何不同?

  • wire表示导线结构,reg表示存储结构。
  • wire使用assign赋值,reg赋值定义在alwaysinitialtaskfunction代码块中。reg类型数据默认初始值为不定值x。reg类型通常用于always模块中的指定信号,always块中每个被赋值的信号必须是reg类型,输入信号不做要求。
  • 从电路综合角度来说,wire赋值综合成组合逻辑,reg可能综合成时序逻辑,也可能综合成组合逻辑。wire型变量综合出来是一根导线,reg型在always语句模块中又分为两种情况
    (a) always后的敏感表中是(a or b or c)形式的,也就是不带时钟边沿的,综合出来还是组合逻辑;
    (b) always后的敏感表中是(posedge clk)形式的,也就是带边沿的,综合出来一般是时序逻辑,会包含触发器(Flip-Flop)

2、SystemVerilog的logic类型有何不同?

  • 单驱动时logic可完全替代regwirelogicreg类型的改进,它既可被过程赋值也能被连续赋值,编译器可自动推断logicreg还是wire
  • 多驱动时,如inout类型端口,
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

Francis7777777

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值