FPGA笔记（三）

FPGA笔记（三）

1、wire型与reg型变量的区别：

作为新手，一直纠结这俩种类型的变量，不知道到底什么时候该用wire型和reg型。写了程序之后，大概也清楚到底什么时候用了，总结总结吧。不然容易忘了。

在讨论什么时候使用wire型变量和reg型变量之前，先说明连续赋值和过程赋值。

连续赋值：可以理解为表达式右侧的计算结果可以立即更新表达式的左侧。

过程赋值：过程赋值语句中，表达式右侧的计算在某种条件下的触发下放到一个变量中，这个时候这个变量必须是reg型的，根据触发条件的不同，过程赋值语句可以建模不同的硬件结构。

如果这个触发条件是上升沿或下降沿，那么这个硬件就是触发器。

如果这个触发条件是某一个信号的高电平或低电平，那么这个硬件结构是锁存器。

如果这个触发条件是任意操作数的变化，那么这个硬件结构模型是组合逻辑。

     wire型变量对应的连续赋值，如assign，而reg型变量对应的过程赋值（initial、always过程块中），wire为无逻辑的连线，只做连线，assign c=a&&b，并不是对c赋值，综合器综合时将a&&b综合成ab，经过一个与门，而c只是连接到与门输出的线，真正综合与门的是&&，而不是C。

2、不用的引脚为什么要设置为输入三态（As input tri-stated）？

从网上查了很多这方面的资料都没有一个确切的答案，很多时候都要把未使用的引脚设定为As input tri-stated （三态输入），三态也就只能指高电平、低电平、高阻态三种状态了，但是还是没懂，所谓的输入三态是个什么状态？