Vivado使用误区与进阶【1.5】

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分类专栏： FPGA技术汇总分享文章标签：单片机 fpga开发嵌入式硬件硬件工程驱动开发硬件架构 dsp开发

于 2023-08-09 23:14:04 首次发布

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在Vivado 2018.2中，遇到一个238MHz和200MHz时钟域的设计，布局布线后出现intra-clock path的setup时序违例，主要原因是数据路径上的一个net延时过高。尽管拥塞报告显示拥塞程度不大，但该net布线绕路严重。尝试取消LUT合并和设置congestion_spreadlogic_high策略无效。问题可能源于异步跨时钟路径未有效隔离，建议使用握手信号或异步FIFO确保数据传递正确性，并修正主时钟约束，避免直接连接PLL的输入pin。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

目标之间的关系

Tcl 在搜索网表中的目标时，除了上述根据名字条件直接搜索的方式，还可以利用目标间的关系，使用-of_objects（在 Tcl 中可以简写为-of）来间接搜索特定目标。 Vivado 中定义的五类目标间的关系如下页左图所示。

以上示右图的设计来举例，
get_pins -of [get_cells my_i] //返回 my_i/I0 my_i/I1 my_i/I2 my_i/O
get_nets -of [get_cells my_i] //返回 a b c d
get_cells -of [get_nets -of [get_cells my_i]] //返回 i_12 i_5 i_1 my_i

下图是一个更复杂的示例，涉及跨层次搜索。可以看到在 get_pins 时，要加上-leaf 才能准确定位到门级元件（或 blackbox）的端口 q。另外，在实际操作中，使用 get_nets 和 get_pins 时，需要视情况而加上其它条件（ -filter）才能准确找到下述例子中的 cells （ i2）。<