时序分析及约束实操（VIVADO IDE）——建立时间检查

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目录

前言

1、知识回顾

2、实际操作

2.1 工程相关配置

2.2 模块源码

2.3 建立IO约束

2.4 建立时序约束

2.4.1 主时钟

参考说明

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前言

《Tcl&STA》专栏主要是学习了Tcl一些基本语法以及STA各种理论知识，包括时序分析的目的和各种概念，以及时序报告的分析等等。但是总有一个问题感觉悬而未决：如何确定我需要的约束条件并且具体的约束步骤是什么？具体的实际操作需要注意什么？检查什么？

真正到一个项目上，还是会手忙脚乱，不知要从何做起。也就是大家调侃的“理论满分，实操零分”。可以和别人侃侃而谈理论要点，做题目也不会有什么问题，但是遇到项目实际做的时候就会一头雾水。

此专栏就是立足于实际项目进行时序分析和约束的学习，此专栏将会一直和我的学习进度同步，加油吧，各位 IC 人！

建议PC或Pad端食用~

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1、知识回顾

建立时间：时钟上升沿到达之前，数据必须保持稳定的最小时间。

建立时间裕量：数据到达时间和数据需求时间的差值。

数据实际到达时间：