lab04---使用IP库和IP集成__Using the IP Catalog and IP Integrator

博文内容依旧来自南京xilinx暑期培训，相关源码依然在github可查。
坚持输出，也是一种对自我的输入
IP核的使用在FPGA中举足轻重，以此为契机再次熟悉IP核在Vivado中的使用

目标Objectives

• 在项目中使用IP核
• 生成一个时钟IP并实例化进项目
• 使用IP Intergrator生成Block Design
• 实例化BD
• 生成比特流并硬件验证

设计描述Design Description

此次实验中生成一个波形生成器/信号发生器。PC通过RS232串口通信，波形生成器与外部DAC相连，使用简单的分频实现命令控制波形生成。

在设计中有3个时钟域：clk_rx,clk_tx,clk_samp。时钟生成模块会例化这三个模块，这三个时钟被clk_pin驱动，频率为125Mhz。

使用ARM Cortex-A9控制的USB-UART转换(位于PL)。

步骤 Steps

• 创建Vivado工程
• 添加文件¹

• 使用tcl文件生成ps（使用了DDR，GPIO，FIXED_IO）
• 生成并例化时钟模块
• 生成bitstream在FPGA上实现
• 去掉源文件中的fifo，使用IP catalog生成fifo并例化进源
• 验证新工程的功能性

源码Codes

这里使用的模块不是很多，但是每一个都是小系统