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2019/08《FPGA原理与结构》1感受：八月在挤地铁的间隙看完了这本书，以前以为FPGA就是写rtl以及自动化的验证实现，当然这也是属于运用FPGA的一部分。这本书对于有一点fpga基础的孩子还是很有用的，虽然书本很薄，从第一章到最后一章，前面介绍原理与结构，后面讲解运用与实现，虽然没有代码，只是知识性的概括，但是能够对FPGA有更深刻的认识，开阔更广泛的眼界，进而在平时对FPGA...
2019-09-11 10:08:42
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原创 lab05---设计约束 Xilinx Design Constraints
依旧来自南京xilinx暑期学校内容龟速更新，但其实除了节假日每天都有在看书与练习积极的输出是为了更多的输入目标Objectives创建一个I/O 管脚项目通过Device view，Package Pins tab，tcl command进入pin locations和IO standards创建周期、输入setup和输出setup delays进行时序分析设计描述在...
2019-08-22 16:22:27
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原创 anti-iliteracy02_uart发送与接收
在lab04中决定对其代码进行好好的复盘，这几天也将uart的传输原理搞的七七八八。在此记录，积极输出是为了更多的输入。UART 原理 principleUART：universal asynachronous receiver/transmitter，通用异步收发传输器其在数据发送时将并行数据转换为串行数据来传输，在数据接收时将串行数据转换为并行数据来接受，实现全双工传输和接...
2019-08-22 10:45:34
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原创 anti-iliteracy01_阻塞与非阻塞
阻塞是指在进程语句(initial，always)中,当前的赋值语句会阻断其后语句的正常执行，也就是后面的必须当前的语句执行完后才能执行。非阻塞是指在进程语句(initial，always)中，当前的赋值语句不会阻断其后语句的正常执行。...
2019-08-16 12:08:36
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原创 lab04---使用IP库和IP集成__Using the IP Catalog and IP Integrator
博文内容依旧来自南京xilinx暑期培训，相关源码依然在github可查。坚持输出，也是一种对自我的输入IP核的使用在FPGA中举足轻重，以此为契机再次熟悉IP核在Vivado中的使用目标Objectives在项目中使用IP核生成一个时钟IP并实例化进项目使用IP Intergrator生成Block Design实例化BD生成比特流并硬件验证设计...
2019-08-13 16:26:35
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原创 lab03---实现设计__Implementing the Design
博文内容依旧来自南京xilinx暑期培训，相关源码依然在github可查。我觉得自己三分钟热度，上一篇是8天前，也就是间隔了一个礼拜最近看了一些刻意练习的书，在学习这条路上，大致分为三个阶段，第一个是认知，大概需要30小时可以入门某一专业，第二个是知识，大概需要300小时可以掌握，第三个是技能，大概需要1000小时成为该专业专家。希望自己坚持学习FPGA，半年不动摇吧...
2019-08-13 10:26:15
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原创 lab02---综合RTL设计__Synthesizing a RTL Design
七月时候去了南京参加xilinx暑期学校，认识了很多可爱的伙伴，真诚不掺假的交流令我产生一种想法：技术的提升除了实践也要积极输出。接下来会不定时按照暑期学校的‘课程与实验安排’更新尽量详细的实验流程，具体操作在每次实验的.md文档中，不再赘述。目标 objectives使用提供的XDC文件约束电路时序优化设计使用提供的基本时序约束综合设计分析综合后的设计的输出改变综合的设置并且...
2019-08-05 15:17:35
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原创 lab01---超简单程序走通vivado设计流程__Vivado Desgin Flow
七月时候去了南京参加xilinx暑期学校，认识了很多可爱的伙伴，真诚不掺假的交流令我产生一种想法：技术的提升除了实践也要积极输出。接下来会不定时按照暑期学校的‘课程与实验安排’更新尽量详细的实验流程，具体操作在每次实验的.md文档中，不再赘述。目标objectives创建vivado工程，所使用板子型号为PYNQ-Z2使用XDC文件约束管脚1使用vivado simulator...
2019-08-02 11:32:48
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空空如也
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