lab02---综合RTL设计__Synthesizing a RTL Design

七月时候去了南京参加xilinx暑期学校，认识了很多可爱的伙伴，真诚不掺假的交流令我产生一种想法：技术的提升除了实践也要积极输出。
接下来会不定时按照暑期学校的‘课程与实验安排’更新尽量详细的实验流程，具体操作在每次实验的.md文档中，不再赘述。

目标 objectives

• 使用提供的XDC文件约束电路时序
• 优化设计
• 使用提供的基本时序约束综合设计
• 分析综合后的设计的输出
• 改变综合的设置并且观察这些设置对于输出的影响
• 分析综合后的结果

步骤steps

• 创建工程，在github中已经有源码，加载进去
• 分析设计源文件的层次结构
• 打开xdc约束文件查看内容
• 修改Block Design中的设计
• 综合设计
• 分析时序报告
• 生成资源使用率和功耗的报告¹

• 改变综合的设置为flatten，再次综合并分析结果
• 查看checkpiont

步骤及相关源码：https://github.com/louisliuwei/FPGA-Design-Flow-using-Vivado/tree/master/source/lab2

代码codes

• uart_top.v</