Verilog 图像数据时序生成(timing_gen/output)

最新推荐文章于 2024-01-12 21:09:24 发布
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分类专栏： # 数字IC前端设计基础 项目笔记 # FPGA图像处理 文章标签： verilog 图像 fpga 时序
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版权
本文介绍如何使用Verilog设计图像数据的时序生成。程序详细说明了图像输出时序，包括场同步、行同步信号以及数据传输的格式。时钟周期、HBLANK、HSIZE、VSIZE和VBLANK的数值被给出，同时指出DATA_OUT每次传输的数据量。设计考虑了仿真便利性，实际应用时需按需求调整参数。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

一、要求

图像输出时序如下图所示，其中VSYNC_OUT为场同步信号，HSYNC_OUT为行同步信号，DATA_OUT为16bit图像信号，单个通道进行数据传输，输出格式为4096行*4096列*16bit。

在这里插入图片描述

  • 时钟为60MHZ，
  • HBLANK为512CLK，
  • HSIZE为4096CLK，
  • VSIZE为(4096+512)*4096+512=18874880CLK，
  • VBLANK为14458453CLK
  • DATA_OUT为16bit，一次传输4096个数据。

二、程序设计


//此工程为EMCCD增益控制芯片的输出时序
module hv_data_out
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mux的clk1和clk2之间有timing check
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