Verilog 实现斐波那契数列

题目要求

使用 Verilog 写一个产生斐波那契数列的电路，要求每个时钟上升沿输出一个数。

代码实现

`timescale 1ns / 1ps

module fib_generator(
    input clk,
    input rst_n,
    output reg [7 : 0] fib
    );

  reg [7 : 0] num1