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RSS订阅原创 verilog-12| 握手与反压(ready&valid)
个人学习简单总结，方便自己后续查询和复习。握手协议是一种可以实现数据安全传输的协议。1）当valid拉高时，表示该数据通道的数据是有效的；2）当ready拉低时，下游可以反压上游，使得上游暂停数据的发送。)(数据data使用valid作为有效指示信号。当valid为1时，data数据才有效。valid和ready信号同时为高时，数据传输真正发生。valid在没有ready到来的情况下，不能自己变成0。也就是说，数据没有被处理，需要一直等待。ready表征下一级是否准备好。
2025-02-28 12:44:20
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原创 verilog-6| 二进制和格雷码转换
个人学习简单总结，方便自己后续查询和复习一、二进制转格雷码上述实现基于目前看到较简单的实现方式，后续有更优解再更新。
2024-12-10 10:41:28
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原创 verilog-5| 找到序列第一个1、最后一个1、第一个0
个人学习简单总结，方便自己后续查询和复习一、找到序列的第一个1方式一：一个数和它的补码相与；方式二：参考第一个1的思路。
2024-09-20 17:40:30
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原创 verilog-4| 半加器、全加器
个人学习简单总结，方便自己后续查询和复习一、半加器1、真值表半加器，不考虑进位的加法器；ABsumcout0000011010101101数字逻辑表达式：2、代码input A,input B,output sumendmodule。
2024-09-20 11:52:14
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转载 【STA】multicycle path设置
转载的博主讲述非常清晰，有空的话，还是建议去读一下《Static Timing Analysis for Nanometer Designs:A Practical Approach》这本书，收益很大。转载的内容，用于自己后续的学习和总结整理。
2024-09-19 15:47:35
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原创 verilog-3| 分频器合集
以上的分频器实现思路都是：计数器+时钟翻转电路组成，包括双沿时钟采样，做或运算、与运算、以及异或运算等等x+9y%3D87。
2024-09-19 11:25:04
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原创 verilog-1| 仲裁器
常用仲裁器的简单总结，方便自己后续查询和复习一、固定优先级仲裁器(Fixed Priority Arbiter)当有多个主设备发起请求时，需要对多个请求进行仲裁，一般同一时刻只有一个主设备可以控制总线。固定优先级：优先级是固定的，多个主设备同时发起请求，每次都会响应优先级最高的那个主设备。例：A>B>C或者A
2024-09-13 11:00:58
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空空如也
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