- 博客(592)
- 收藏
- 关注
RSS订阅原创 Verilog十日谈 Day 5：价值千金的法则：阻塞(=)与非阻塞(＜=)的终极对决
本文深入解析Verilog中阻塞赋值与非阻塞赋值的核心区别与设计哲学。阻塞赋值(=)用于组合逻辑，立即更新；非阻塞赋值(<=)用于时序逻辑，在时钟沿后更新。通过数据交换和流水线设计案例，揭示两种赋值的硬件行为差异，并强调"时序逻辑永远用非阻塞、组合逻辑用阻塞、绝对不混用"的黄金法则。文章还提供测试验证方法和常见陷阱分析，帮助读者掌握这一区分Verilog水平的关键概念。
2025-11-19 22:51:25
614
原创 Verilog十日谈 Day 4：时序逻辑的基石：时钟、复位与非阻塞赋值(＜=)
本文介绍了时序逻辑在数字电路设计中的核心作用。主要内容包括：1）时序逻辑通过记忆功能保存历史状态，与组合逻辑形成对比；2）时钟作为同步信号源的重要性；3）同步与异步复位的区别及实现方式；4）关键的非阻塞赋值规则及其与阻塞赋值的差异；5）通过D触发器、移位寄存器和计数器等实例演示时序逻辑设计方法。文章强调时序逻辑是现代数字系统的基础，并提供了设计规范和实践建议，帮助读者掌握这一核心技术。
2025-11-18 20:39:19
629
原创 从代码到电路：CPU如何成为数字世界的交响乐指挥？
本文简介计算机底层逻辑与RISC-V处理器设计原理。从代码到晶体管开关的转化过程揭示CPU运作本质，解析五大核心部件（程序计数器、指令译码器、寄存器、ALU、控制单元）的协同机制，并阐释流水线技术提升效率的原理及冒险问题解决方案。重点剖析RISC-V指令集的简约设计哲学，包括32个寄存器的黄金平衡选择。通过存储层次金字塔和技术演进历程，展现现代CPU架构的设计智慧，为后续RISC-V处理器设计奠定理论基础。
2025-11-18 20:37:56
820
原创 Verilog十日谈 Day 2：数字电路的筋骨：详解wire、reg与模块层次化设计
《Verilog十日谈》Day2：深入解析wire与reg的本质区别，掌握硬件描述语言核心概念。课程通过异或门设计案例，对比wire（物理连接线）和reg（数据存储单元）的特性差异，指出wire需持续驱动而reg可保持数值的特点。实战环节包含结构描述法构建异或门、Testbench进阶使用以及模块层次化设计，帮助学员突破软件思维局限，建立正确的硬件设计理念。文章强调理解wire和reg是编写正确Verilog代码的第二道基石，并为后续组合逻辑课程埋下伏笔。
2025-11-15 23:23:03
711
原创 Verilog十日谈Day 1：从软件思维到硬件思维：我的第一行Verilog代码与仿真
本文是《Verilog十日谈》系列的第一篇，旨在帮助读者实现从软件思维到硬件思维的转变。文章通过设计一个简单的与门电路，详细讲解了使用Quartus和ModelSim进行Verilog代码编写、仿真验证的完整工业流程。重点包括：1）硬件设计思维与软件编程的本质区别；2）专业EDA工具的环境配置；3）第一个Verilog模块的编写；4）Testbench测试平台的搭建；5）联合仿真的具体操作步骤。文章强调验证驱动开发的重要性，让读者从第一天就掌握"代码未下载，已知结果对"的工程师思维，为后
2025-11-13 22:45:33
833
原创 为什么AI给我写的Verilog代码很糟？
同学们，我们这一代电子人正站在技术变革的十字路口。AI不是敌人，也不是救世主。它是锤子，是尺子，是示波器——但操作仪器的人，必须是你自己。下次当你想让AI写Verilog时，请先问自己：“我是否已经清楚地知道这个模块该怎么设计？如果答案是否定的，那就先翻开《数字系统设计与Verilog》课本，搞懂原理。然后再让AI当你的“实习生”，而不是“老板”。互动话题你在用AI写Verilog时踩过哪些坑？
2025-11-05 20:47:55
656
原创 篮球计分板系统睿智CPLD开发板VHDL QuartusII
本项目实现了一个基于FPGA的篮球计分板系统，使用VHDL语言在QuartusII平台上开发。系统支持双队比分管理（0-999分），提供±1/±2分的操作功能，通过8位数码管动态显示。采用模块化设计，包含计分控制、数码管驱动、按键消抖等核心模块，确保了系统的稳定性和扩展性。重点实现了二进制-BCD码转换、动态扫描显示和边界保护机制，最终在睿智CPLD开发板上验证成功。
2025-11-03 21:55:33
916
原创 8位直接测频频率计设计VHDL语言 Quartus
本文介绍了一个基于FPGA的8位直接测频频率计设计方案。该系统采用VHDL语言在QuartusII环境下开发，通过1秒门控方式测量输入信号频率，并驱动8位数码管显示结果。设计包含控制模块(Frq_Ctrl)、计数器模块(counter)、锁存模块(data_store)和显示模块(LED_DISP)四个主要功能模块，通过协同工作实现高精度频率测量。其中计数器模块采用级联计数方式，支持8位十进制数显示频率值。系统结构清晰，扩展性好，适用于各类频率测量需求，完整代码可通过指定公众号获取。
2025-10-24 18:35:38
282
原创 4x4 矩阵键盘输入与四位数码管显示 VHDL 语言 Quartus II软件
【摘要】本设计基于VHDL语言实现4×4矩阵键盘的数字识别与显示功能，通过Quartus II开发环境完成。系统包含键盘扫描、按键去抖、数据拼接和数码管显示四个核心模块：1)采用行列扫描状态机检测按键位置；2)利用双拍寄存器实现边沿检测去抖；3)16位移位寄存器实现BCD码拼接；4)七段译码器驱动4位数码管显示。代码采用模块化设计，包含key_4x4、data_ctrl等可复用单元，支持0-9数字键的实时显示，具有清晰的RTL结构和完整仿真验证。
2025-10-23 18:42:45
408
原创 基于VHDL的老虎机游戏机Quartus睿智开发板
这是一个使用VHDL语言实现的老虎机游戏，可在FPGA开发板上运行。游戏通过三个七段数码管显示滚动的数字，玩家通过按键控制数字的停止，当三个数字相同时即为获胜。
2025-10-22 23:05:39
289
原创 基于PS2键盘的LCD计算器VHDL设计DE2-115 FPGA开发板
基于PS2键盘的LCD计算器VHDL设计（DE2-115 FPGA） 本项目实现了一个完整的数字计算器系统，采用VHDL语言在Quartus II环境下开发，目标平台为DE2-115 FPGA开发板。系统通过PS2键盘接收用户输入，在LCD1602显示屏上实时显示运算过程和结果。计算器支持加、减、乘、除四则运算，除法还能显示余数。 系统采用模块化设计思路，包含输入处理、状态控制、数值运算和显示驱动四个核心模块： PS2键盘接口模块负责扫描码解码和按键识别 状态机模块控制计算流程 运算模块执行算术运算 LCD
2025-09-27 10:25:52
845
原创 多功能数字时钟万年历温湿度DHT11系统设计及验证
本项目实现了一个基于FPGA的多功能数字时钟系统，集成万年历、温湿度监测功能。采用VHDL+Verilog混合编程，在Quartus II环境下开发，具备以下核心功能： 24小时制时钟显示（时分秒） 万年历功能（年月日），自动处理闰年 闹钟设置与提醒功能 秒表计时功能 DHT11温湿度传感器实时监测 支持LCD1602和数码管双显示模式 系统采用模块化设计，包含时钟、万年历、闹钟、秒表、温湿度采集等独立功能模块，通过状态机实现模式切换。已在开发板上验证功能，可广泛应用于智能家居、环境监测等领域。
2025-09-25 23:04:25
760
原创 电子拔河游戏机的设计Verilog+QuartusII软件小脚丫开发板
本文介绍了一个基于FPGA的电子拔河游戏机设计方案，采用Verilog语言在QuartusII环境下实现。游戏通过8个LED模拟拔河过程，由裁判控制比赛开始，甲乙双方通过按键使LED向己方移动，先到终点者得分。系统采用模块化设计，包含按键消抖、状态机控制、LED移位和分数统计显示等功能模块，通过有限状态机管理比赛流程，确保输入可靠性和实时反馈。代码已在小脚丫开发板上验证，具有移位寄存器动态效果、状态机管理和数码管显示等亮点。该设计适合FPGA初学者参考学习。
2025-09-24 22:39:17
592
原创 DDS波形发生器Verilog QuartusII正点原子开发板
摘要 本文介绍了一个基于DDS技术的波形发生器设计，采用Verilog语言在QuartusII环境下开发，部署于正点原子开发板。系统通过数控直接数字合成技术生成四种标准波形（正弦波、方波、三角波和锯齿波），支持按键选择波形类型和调节输出频率。设计采用模块化架构，包含相位累加器、ROM查表、按键去抖、频率控制和数码管显示等核心模块，通过32位相位累加器实现精确频率控制，波形数据存储在ROM中分段寻址。系统已通过硬件验证，实测波形输出稳定，频率调节范围宽，数码管实时显示当前频率。该设计结构清晰，扩展性强，为FP
2025-09-24 22:16:50
1022
原创 数字时钟功能Verilog QuartusII小脚丫开发板
摘要：本文介绍了一个基于Verilog和QuartusII软件实现的数字时钟系统，包含计时、显示、闹钟和按键控制功能。系统采用模块化设计，包含时钟分频、消抖、计时、显示和闹钟控制五大模块，通过FPGA开发板验证。核心功能包括1Hz时钟分频、按键消抖处理、分钟/秒钟计时逻辑、数码管显示转换以及闹钟设置控制。代码结构清晰，包含顶层模块和多个功能子模块，支持模式切换、暂停/启动等操作，适用于小脚丫开发板等硬件平台。
2025-09-23 23:20:01
334
原创 数字万年历温湿度计 Verilog QuartusII小脚丫开发板
本文介绍了一个基于FPGA的多功能数字万年历系统设计。该系统采用Verilog语言在QuartusII环境下开发，集成了实时时钟显示(支持24小时制)、万年历功能(年月日星期显示)、环境温湿度监测(SHT20传感器)三大核心功能。系统采用模块化设计，包含I2C通信、数码管驱动、温湿度计算等关键模块，支持4×4矩阵键盘和旋转编码器两种输入方式，通过8位数码管动态扫描显示。文中详细阐述了系统架构、核心算法(包括I2C协议、温湿度计算公式)和状态机设计，并提供了部分关键代码展示。该系统已在小脚丫开发板上完成验证。
2025-09-22 22:11:12
398
原创 拔河游戏控制Verilog VIVADO
本文介绍了一个基于FPGA的拔河游戏控制系统，采用Verilog语言在VIVADO环境下开发。系统通过模块化设计实现按键消抖、游戏状态控制、LED显示和数码管显示等功能，支持双人对战模式。核心模块包括顶层控制、游戏状态机、显示控制和按键消抖，采用100MHz时钟频率，具有1秒计时精度和10ms按键消抖处理。游戏规则直观，LED灯初始居中，玩家通过按键控制移动方向，先使LED到达端点者获胜，系统实时显示时间和得分。该设计可作为FPGA数字系统开发的典型案例。
2025-09-20 14:01:43
906
原创 W25Q64 SPI读写控制 Verilog Gowin
摘要： 本项目基于Gowin IDE开发，采用Verilog实现W25Q64 SPI Flash的读写控制。系统通过按键触发读写操作（Key2写入、Key1读取、Key0读ID），数码管实时显示状态。采用模块化设计：顶层模块整合按键消抖（消除抖动干扰）、SPI控制（生成读写指令）、SPI接口（时序通信）及显示模块。核心状态机确保操作可靠性，SPI接口模块精确控制MOSI/MISO数据交换和片选信号。代码结构清晰，包含工程文件、RTL图和管脚分配，适用于嵌入式存储系统开发，具有扩展性强、调试便捷的特点。 （字
2025-09-19 22:15:44
895
原创 VGA吃豆人游戏+Verilog+TD
本摘要介绍了一个基于Verilog HDL实现的VGA版吃豆人游戏FPGA项目。项目采用模块化设计，包含时钟分频、按键消抖、画面控制、VGA驱动等子模块，通过顶层模块pacman.v实现各模块的协同工作。系统利用FPGA并行处理优势，实现游戏角色移动、碰撞检测、分数统计等功能，并通过VGA接口输出显示。项目代码结构清晰，包含clk_wizard、picture_ctrl、vga_driver等核心模块，展示了如何将经典游戏移植到硬件平台。完整代码可通过指定公众号获取。
2025-09-19 21:53:10
770
原创 数字时钟+闹钟功能 VHDL QuartusII
本文介绍了一个基于FPGA的数字时钟与闹钟系统设计，使用VHDL语言在QuartusII环境下实现。系统包含计时、闹钟、显示等功能模块，支持12/24小时制切换和按键消抖处理。采用模块化设计，包括分频模块产生1Hz时钟信号、按键处理模块、计时模块、闹钟设置模块、数码管显示模块和响铃模块。通过FPGA开发板实现硬件验证，展示了完整的数字时钟功能及工程实现细节。设计注重实用性和可靠性，适用于嵌入式时钟应用场景。
2025-09-19 21:12:37
367
原创 74LS48芯片功能实现设计VHDL代码Quartus仿真
本文介绍了使用VHDL语言在Quartus软件中实现74LS48芯片功能的设计方案。74LS48是一种常用的七段数码管译码驱动器，广泛应用于数字电路显示系统。设计通过VHDL代码完整实现了该芯片的译码驱动功能，并利用Quartus平台进行了仿真验证，确保设计正确性。该方案为数字系统中的显示驱动电路设计提供了可行方案。
2025-09-07 21:23:05
535
原创 多功能数字时钟设计VHDL代码Quartus仿真
本文介绍了一个基于VHDL语言设计的FPGA多功能数字时钟系统。该系统通过50MHz时钟分频实现精确计时，具备闹钟设置、12/24小时制切换、整点报时等实用功能。项目采用模块化设计，包含分频、计时、显示、闹钟等核心模块，通过按键和开关实现用户交互，并采用数码管动态扫描显示时间。文中展示了顶层模块、分频模块、计时逻辑和数码管显示等关键代码片段，体现了VHDL硬件描述语言在数字电路设计中的应用。该项目可作为FPGA开发的实践案例，完整代码可通过文末方式获取。
2025-09-02 23:56:42
759
原创 洗衣机控制器设计Verilog代码Quartus仿真
| 1 | 能显示当前模式：1—洗涤定时，2—洗涤工作，3—甩干定时，4—甩干工作；显示洗涤剩余时间、甩干剩余时间，单位为分钟； || 2 | 功能选择键，可在模式1~4之间轮流切换；在定时模式下，由上下键对定时进行±调整；启动/暂停键；启动暂停工作； || 3 | 在洗涤工作模式下，先按洗涤运转流程工作；定时启动→正转20秒→暂停10秒→反转20秒→暂停10秒→定时未到回到“正转20秒→暂停10秒→……”，定时时间到则自动进入甩干流程，直到甩干定时时间到之后停止；在甩干模式
2025-03-20 20:38:23
709
原创 十字交叉路口的交通灯控制器设计Verilog代码Quartus仿真
要求根据数字逻辑电路与系统设计进行实践，利用QuartusⅡ软件设计一个基于EDA技术的由东西车道和南北车道的汇合点形成的十字交叉路口的交通灯控制器，通过分频器模块、控制器模块、计数器模块、分位译码电路模块、驱动模块的实现，经过整体组装、测试及程序来实现交通灯的控制功能。功能：实现交通灯控制逻辑，控制红绿灯的亮和灭，并显示红绿灯的倒计时，东西车道和南北车道两条交叉道路上的车辆交替运行，每次通行时间都设为25秒；要求黄灯先亮5秒，才能变换运行车道
2025-03-20 20:26:36
436
原创 电子密码锁设计Verilog代码Quartus仿真
用VerilogHDL语言编写程序，设计一个电子密码锁控制电路，当输入正确代码时，输出开锁信号以推动执行机构工作。密码锁控制电路中存储一个可修改的6位代码，当输入的代码等于存储的代码时，开锁。从第一位代码输入后5秒内未将锁打开，则电路自动复位并进入自锁状态，使之无法再打开，并发出持续20秒的报警信号。允许有三次输错的机会，三次输入错误，电路自动复位并进入自锁状态，无法再打开。
2025-03-20 20:18:04
1157
原创 基于FPGA的OV7670摄像头SOBLE图像边沿检测算法CX401开发板兼容AX301
基于FPGA的OV7670摄像头SOBLE图像边沿检测算法CX401开发板兼容AX301的设计Verilog代码Quartus CX401开发板 (1)
2025-03-04 18:48:18
390
原创 基于FPGA的OV7670摄像头图像VGA显示verilog CX401开发板
OV7670摄像头图像VGA显示CX401开发板兼容AX3011、通过摄像头OV7670采集图像,最后通过VGA进行显示。2、本代码已在CX401开发板验证，兼容黑金AX301板子摄像头OV7670跟VGA接口综合实验，实验现象是摄像头OV7670采集图片，通过VGA接口连接显示器，显示器可以实时显示摄像头的采集的图像
2025-03-04 18:30:28
979
原创 基于CNN定点卷积神经网络的摄像头数字识别的设计Verilog代码Quartus
1、驱动OV7670摄像头，使其能正常采集图像数据2、将图像数据显示到SPI显示屏中3、进行图像处理，并使用卷积神经网络进行实时数字识别4、本代码已在实际硬件验证，可实时识别数字0~9
2025-03-04 18:13:46
687
原创 基于FPGA的水卡计价器的设计Verilog代码Quartus仿真
基于FPGA的水卡计价器的设计设计基于FPGA水卡计价器的设计，计价分为3、5、10分钟三种费用，3分钟以内10元；5分钟以内，3分钟以外，5元/分钟；10分钟以内，5分钟以外，8元/分钟；要求可以连续计费；用数码管显示当前时间，当前水费和余额。
2025-02-26 19:45:31
223
原创 ov7606摄像头图像VGA显示设计Verilog代码Quartus DE1-SOC开发板
ov7606摄像头图像VGA显示1、控制ov7606图像传感器，输出图像数据2、通过SDRAM缓存图像数据3、使用VGA显示器显示图像
2025-02-26 19:32:11
822
原创 循环码编码器和译码器设计Verilog代码Quartus仿真
名称：循环码编码器和译码器设计Verilog代码Quartus仿真（文末获取）软件：Quartus语言：Verilog代码功能：循环码编码器和译码器设计要求:1、单独设计一个8位循环码编码器;2、单独设计一个8位循环码译码器3、两个模块连在一起工作。1、工程文件2、程序文件3、程序编译4、RTL图5、仿真图整体仿真图编码模块译码模块部分代码展示:--译码模块PORT (--时钟--复位--译码使能--输入编码结果。
2025-02-26 19:05:10
923
原创 老虎机游戏设计VHDL代码Quartus仿真
老虎机游戏设计一个游戏机,用3位数码管来代替老虎机的3个轮盘,用0-7的数字来代替老虎机轮盘上的不同图案。按下key1,3个数码管的数字开始循环显示,再次按下key1,3个数码管的数字停止循环,当显示的3个数字相同时,游戏胜利。
2025-01-03 14:19:38
1100
1
原创 8人抢答电路设计Verilog代码Quartus仿真
（1）按键用作抢答输入，顺序编号1～8；（2）数码管显示抢答得胜的号码；（3）由控制信号决定新一轮抢答的开始；
2025-01-03 14:10:51
749
1
原创 数字时钟设计Verilog代码Quartus仿真
1.具有时,分,秒,计数显示功能,以24小时循环计时。2.具有清零,调节小时、分钟功能。3.具有整点报时功能,整点报时的同时LED灯花样显示。
2025-01-03 14:00:17
729
原创 四种花样彩灯控制器设计Verilog代码Quartus仿真
实现1.设计一个彩灯控制器，使十个彩灯（LED管）能连续发出四种不同的显示形式（如奇数依次亮等）； 2.随着彩灯显示图案的变化，发出不同的音响声（用不同频率的矩形波产生）
2025-01-03 13:50:41
690
原创 波形发生器modelsim设计Verilog代码Quartus仿真
波形发生器modelsim1、可以生成方波、三角波、正弦波、锯齿波2、通过按键切换不同的波形
2024-11-05 19:26:34
786
DS1302实时时钟芯片控制代码verilog，代码注释全面
2023-11-22
频率幅值可调波形发生器 1、输出方波;三角波;正弦波;阶梯波 2、可以控制波形频率、幅值 3、可以选择输出哪种波形 4、
2024-01-14
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人