qq_38374491的博客

同学1-数字IC验证这位大佬拿到了offer平头哥一面（技术面）1、自我介绍2、验证环境结构3、完整的验证流程4、AMBA总线细节：AXI有哪些信号，AHB有哪些信号，resp为error时ready保持几拍5、Reference model怎么写6、功能覆盖率怎么定义（手撕代码），采样的信号从哪里来7、Interface怎么写8、Sequence怎么挂载到sequencer上，激励怎么发出来9、（简历）DMA的验证里，功能点有哪些10、模块级和系统级验证的关注点有什么不一样11、

两名拿到大疆数字IC验证offer的大佬的面经~原文链接：2021年数字IC面经——大疆（1）2021年数字IC面经——大疆（2）大佬1一面（技术面）1、自我介绍2、讲讲简历上的项目3、（简历）自己写的agent里，item如何传递到driver？4、如何划分验证功能点5、在验证环境中如何模拟一个fifo其他的因为时间比较长，忘了二面（综合面）1、自我介绍2、讲一讲学校里社团的经历3、你认为校外实习的学生和校内实验室科研的学生在就业上有什么优劣和不同4、由于公司流程不规范的问

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原文链接本文讲解了上述6种计数器，部分计数器的源代码可以在公众号（IC媛）回复“计数器”获得。一、常规带使能计数器以带使能的模100异步清零计数器为例1、设计文件module cnt #(parameter COUNT=100)(input clk,input rst_n,input cnt_en,output reg [6:0]out//如果参数化中COUNT比较大，需要更改out的位宽来适配 );reg flg; always@(posedge clk or negedg

超全的2022届数字IC面经汇总来了，看看有没有你想去的企业~看面经可以帮助你更快地熟悉公司的面试流程和常见的面试问题，从而做到心中有数，在平时也可以针对性地去学习。点击对应企业链接即可获取面经喔~2021年数字IC面经——华为2021年数字IC面经——大疆（1）2021年数字IC面经——大疆（2）2021年数字IC面经——平头哥2021年数字IC面经——联发科2021年数字IC面经——芯原2021年数字IC面经——兆易创新2021年数字IC面经——地平线2021年数字IC面经——寒武

原文链接：IC职场说——入职4个月数字IC前端设计师兄感受（篇一）IS、POWER本期导读从本期开始，IC媛公众号将推送职场人采访系列，我们邀请了在数字IC一线岗位的师兄师姐，对大家常见的疑惑作以解答。希望对大家有所启发！FAQ1工作后的感受？你想给学弟学妹们什么建议？做IC这个岗位的感受我在校期间是做FPGA开发的，工作后做的是数字IC前端，很多同学可能和我一样在入行IC之前并不是集成电路本专业科班出身，可能会一些FPGA经验或者只会用Verilog开发一些小的设计，从FPGA转到IC上来

IC老学姐又来咯，今天为大家带来数字IC学习过程中必备资源，主要分为书籍、培训班、竞赛、网络学习资源等。满满干货，快速速收入囊中！????????????1、书籍除此之外推荐几本我秋招过程中觉得有用的书籍：必看书籍1、《FPGA深度解析》，这本书的FIFO部分我觉得讲得很好；2、《verilog数字系统设计教程》，夏宇闻老师的蓝皮书，这本书里包含很多考试知识点；3、《SOC设计方法和实现》，郭炜老师写的，我觉得他的低功耗设计讲得很好；4、《高级FPGA设计结构、实现和优化》，我主要看了第一章

原文链接数字IC设计常问的知识点：（1） 跨时钟域以下是我秋招整理的，以下内容都掌握了，跨时钟域这个知识点我觉得问题就不大了。（2）静态时序分析（3）低功耗（4）同步复位和异步复位（5） 同步电路和异步电路（6）阻塞和非阻塞的区别（7）ASIC设计流程（8） 有符号数计算（加法和乘法）（9） AMBA相关（10） 乒乓操作、流水线操作思想以及应用（11） 时序优化和面积优化（12）画电路的题欢迎大家关注公众号IC媛，我们会持续输出秋招心路历程、秋招面经、知识点解

原文链接：学习路线链接最近好多学弟学妹问我学习路线？我和小姐妹想了想，没有固定的学习路线，每个人的路线都会有偏差，但是我们可以给大家提供一些实例，供大家参考。比如，科班的学习路线，半个科班的学习路线，跨专业转行的同学的学习路线。内容可能比较长，大家可以自行捡重点看。01 从一而终：科班学习路线我认识的一个上一届的师姐，本硕都是集成电路专业的，研究生也有一个比较热门的项目risc-v，她说她就是六月份刷了几套题，就直接去面试了，她说她也没加什么QQ群，跟着几个公众号（文末含推荐的公众号），看看上面的内

2021.09.08翱捷线下一面面试时间1个半小时左右，问题顺序和面试官问我的顺序有出入：1、8位有符号数的范围，有符号数相乘位宽的问题？2、问我项目中的某一个算法，结合场景回答3、我项目中的频率问题，会不会堵塞数据4、问我我们设计人员可以做的低功耗措施？5、动态功耗有哪些，具体指什么？6、还问了常规的跨时钟域，让我对快到慢举一个例子来分析？脉冲和电平有什么区别吗？7、APB和AHB可以同时读写吗？显然不行：Hwrite和Pwirte8、你是怎么对项目做时序优化的？9、时序约束：问我主

其实每次看到 |A我就会犹豫一下，这是什么意思？这个操作和逻辑或，按位或的区别又是啥呢？现在根据一个题来解析这个题：某年考题：下列表达式的结果为1’b1的是（B）A、4’b1010&4’b1101B、！4’b1001||!4’b0000C、&4‘b1101D、~4’b1100解析：A:是按位与（&），10101101结果为：1000B:是逻辑或（||），前面的！为逻辑非，！1001为0，!4’b0000为1，整体为1‘b1;C和D:总结如下：如果您发现

最近注册了一个公众号“IC媛”，打算秋招结束后，陆陆续续上传我和小姐妹在秋招过程中如何准备，面试过程中的面经以及踩得坑等内容，欢迎大家关注呀！另外我们还申请了一个qq群：672607418。也欢迎大家进群交流呀！尽请期待！...

2021.08.05诺瓦科技一面自我介绍完后讲项目，面试官提问如下：1、 时间窗口宽度（精度是5us）。2、 时间同步算法3、 资源占用率4、 跨时钟域的常用方法5、 约束文件写了哪些6、 IC设计的流程7、 你觉得你在哪些方面有欠缺？除了问项目外，约束、静态时序分析、垮时钟域问题基本上每次面试都会问项目的高频问点：（1）时钟同步（2）数据流向（3）帧格式，帧头部8、自己提问8.24诺瓦二面1、 自我介绍和简短的介绍项目2、 你性格上的优缺点3、 你认为怎么才能称为一个优秀的设

2021.09.03芯海线下面试一面：先自我介绍，然后开始问问题：1、画项目框图，讲项目2、问我CRC16和CRC24的区别应该是CRC24的稳定性更好，有点忘记那个意思了，一会问问问3、 画帧结构4、 将状态机的三段式的区别5、 将FPGA设计和IC设计流程的区别6、 问我为什么要选择数字IC设计而不是FPGA开发7、 还问了一些其他问题，有点忘记了8、 让我提问二面：也是先自我介绍，然后开始问问题：二面就是看你的性格，怎么选择一个公司，讲让你最温馨的一件事、问你的成绩、你未来

2021.08.21 小米一面面试时间：40分钟1、自我介绍2、时间路径走向、时序约束是什么样的，对skew的认识时钟路径走向其实是问的BUFG这些内容3、kin7 具体的型号4、资源占用率5、同步复位和异步复位、同步复位异步释放让我说同步复位异步释放的代码怎么写6、 对DMA的认识7、 你是怎么写仿真的，怎么保证代码功能是正确的呢？8、 你对SOC的了解，对AMBA的了解，选一个讲讲（我讲的是AHB）9、 你觉得你的性格优缺点是啥10、 你对996和内卷的认识11、让我提问题

2021.07.22禾赛提前批一面面经1.LUTRAM的意思2.LUTRAM和block RAM的区别3.时序约束和时序优化4.跨时钟域5.为什么不能多bit采用同步寄存器打两拍关于这一点，我后面更新一个我的理解。6.场景题：100M系统时钟，输入数据位宽为16，一直持续输入，延迟1s再发送出去，应该怎么做到延时1s再发送出去呢？...

zeku一面（同学提供的）1、多比特跨时钟域；多路选择器电路图，门控时钟，哪种好为什么；2、异步fifo约束；3、五级流水线；4、流水线握手；5、Amba总线;6、了解cpu吗;7、你觉得你的项目和soc有什么相关的部分;8、动态功耗有什么;...

8.27平头哥一面1、自我介绍后，让我屏幕共享根据项目框图讲项目2、 主要问了频率，为啥这样设置频率？3、 项目中的垮时钟域4、 问了我常规的跨时钟域的方法5、 问我fifo最小深度怎么求，我回答了一个公式，还有我对这个公式的理解。面试官说怎么每个人都这么回答，然后让我思考一个问题：非满就写，非空就读，没有突发长度，这个时候fifo深度应该怎么设置？6、 还问了项目中时间怎么同步，初始时间怎么获取等等项目内容。7、 还问了时序怎么优化的？...

写给以后秋招的兄弟姐妹们：联发科面试一定要早一点投！（1）投实习：如果你准备好了，建议你投实习！因为实习面试过了，我们今年在秋招的时候是可以直通终面HR面的。（2）投提前批：正式批基本没有多少机会了。所以大家一定要早点准备秋招！2021.08.30联发科一面哎这个面试我要好好反省一下我自己，竟然记错面试时间，人家通知我的是9:30-10:30，我记成10:30再开始。以后不许再犯这种低级的错误了！1、 自我介绍；2、 共享屏幕讲项目；幸好我已经把框图重新弄了一下，让面试官能够清楚的看到模块之间关

2021.08.20 地平线一面牛客网投递，面试时间1小时5分钟1、上来就问项目，聊了至少半小时，讲我项目中的协议2、让我挑一个模块给他讲，我是怎么写的3、仿真和板级调试4、你对仿真器有研究吗5、亚稳态和降低亚稳态的方法6、垮时钟域7、格雷码的作用8、你了解验证吗？你对验证的理解？什么是验证方法学？9、你对PCIE的了解10、阻塞和非阻塞的区别2021.09.04地平线二面面试官说我跟他们的岗位不是很匹配，要给我转岗，我婉言拒绝了。面试7分钟结束。...

2021.08.11 奥比中光一面1、 问了AHB、PCIE、DMA、Uart（都是简历上写了的）;按个讲！DMA我是把自己项目中的和SOC里的DMA都讲了一下。2、 让讲项目：（1）讲数据流向（2）讲项目的功能、帧的字段；（3）讲时间同步时间同步我感觉我没讲好，需要好好理一下。项目久了就会生疏，可以复习一下项目。3、让我问问题8.19 奥比中光二面（HR面）1、 你觉得你的一面怎么样？2、 为什么想来深圳，为什么想来奥比3、 你怎么看待加班4、 你怎么选公司的，主要考虑哪些因

寒武纪一面（8.25）1、 自我介绍，说一下自己的获奖情况还有成绩，项目。2、 提问，FPGA和ASIC区别3、 你的项目中有没有垮时钟域？4、 如果有两个大模块，分别综合，你要怎么保证时序？也就是怎么设置约束是input delay 和output delay还让我解释input delay和 output delay的含义。5、 项目资源使用情况BRAM主要用在什么地方？FF是用在什么地方6、 综合和实现的区别我说综合就是将RTL代码转换成门级网表，实现就是布局布线，但是面试官说实现

1、常规的8-3编码器（一次输入只有一个1）//8-3编码器：常规8-3编码器，每次的输入只有1个1，编码输出结果为1所处的位置module encoder(input D0,input D1,input D2,input D3,input D4,input D5,input D6,input D7,output reg [2:0]Q2Q1Q0 );always@(*)beginQ2Q1Q0=0;case(1'b1)D0:Q2Q1Q0=3'b000;D1:Q2Q1.

1设计思路 设计过程中遇到的一些问题 verilog代码和仿真文件1、设计思路关键的点：读写控制信号的生成、读写地址、状态产生。（1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下，你就可以对fifo进行写操作。用verilog表示即为wen=!full&&wr_en;读控制同理：ren=(!empty)&&rd_en;（2）读地址（raddr）、写地址（wadd..

fifo是一种先入先出的数据缓冲器，有一个写端口（din、wr_en）和一个读端口（rout、rd_en）；写端口会输出空满标志。平时我是直接调用xilinx中的ip，今天自己用双口ram搭建一个同步fifo。同步fifo相对于异步fifo而言，其好处在于读时钟和写时钟为同一个时钟，不需要对地址进行跨时钟域，可以直接就读地址和写地址进行加减。1、同步fifo解析从图中可以看到同步fifo分为读端口和写端口，两边均由三部分组成：写或读控制、写或读地址和状态生成（1）读控制（ren）、写控制（wen）的

1、吞吐率的概念：数字电路单位时间内传输数据的量或单位时间完成的工作量。吞吐率有时候可以和性能、带宽互换使用。对于CPU来说，吞吐率定义为单位时间内能够执行的指令数。对于DDR存储器而言，吞吐率定义为从存储器中写入或者读取的数据量。2、措施（1）更高的频率（2）更宽的数据通道（3）流水线（4）并行处理（5）无序执行（乱序执行）（6）高速缓存（7）预读取（8）多核...

之前一直想当然的认为序列检测器就应该用状态机来实现，后面在qq群里看到有人面试的时候被问，除了用状态机实现序列检测外，还能使用什么方法实现序列检测？后面查找了资料，发现可以使用序列检测器，自己就动手写了一个。1、代码思路：将输入的数据存储在移位寄存器中，如果寄存器中的序列是我们要检测的序列就输出1.2、代码`timescale 1ns / 1ps/////////////////////////////////////////////////////////////////////////////

使用verilog或者VHDl设计一个从4bit到1bit的转换电路，valid_i/valid_o为高电平代表输入/输出数据是有效的，valid_i可能不连续，clk_in是d_i的时钟，clk_out是d_o的时钟，clk_out的频率是clk_in的频率的4倍及以上，rst为异步复位信号，高有效。一下代码是经过仿真测试了功能的。1、verilog代码设计思路是：先用同步器将有效信号valid_i同步到clk_o(单比特慢时钟域到快时钟域的同步),我顺便也把data_in同步到clk_o时钟域来了

给定8个数，以及若干二输入的比较器（可以将两个输入排序）。要求在单周期内实现8个数的排序，并使用最少的比较器个数。题目来源于博客园：https://www.cnblogs.com/lyc-seu/p/13385782.html根本博客园的这篇博客，先给一个不是最少二输入比较器的版本，后面比较器个数最少的verilog代码。1、verilog代码及设计思路除了上面的博客提供的思路外，我再说一下我的代码思路，我是先将写了一个四输入的选择器，再利用四输入的选择器搭建八输入的选择器。四输入的设计思路如下

今天倒腾了一下分频，首先一定要区分分频和倍频。分频是降低频率的，输入n个时钟周期输出一个时钟。这个代码的核心是对输入时钟的上升沿和下降沿进行计数。因此对奇数和偶数分频都适用。要注意翻转条件是有2个的（我才开始只写了一个翻转条件，导致写的是4分频结果是8分频）。通用的奇偶分频代码来了：计数器值：对时钟上升沿和下降沿计数，若为3分频（设分频数为num），那么上升沿和下降沿就有6个，从0开始就计数到5（2num-1）；翻转条件：计数值为num-1和2num-1时翻转，画一个图就能理解了。`timesca

说明：以下信息来源于维基百科https://en.wikipedia.org/wiki/Time-Triggered_Protocol时间触发协议（TTP）是用于控制系统的开放式计算机网络协议。它被设计为用于车辆和工业应用的时间触发现场总线。 并在 2011 年标准化为SAE AS6003 （TTP 通信协议）。TTP控制器（AS8202） 在商业DAL A航空应用、发电、环境和飞行控制方面累积了超过 5 亿个飞行小时。TTP用于FADEC和模块化航空航天控制以及飞行计算机。此外，在SIL4铁路信号应用

按真值表推算出关系，按照公式画模4计数器我画出来的是这样的，但是我之前在网上看到的是只有D触发器的，那又是怎么回事呢？于是我根据电路画出波形图就一目了然了。只有D触发器的模4计数器，巧妙之处在于将前一级D触发器的Q’作为后一级D触发器的时钟输入。模8计数器类似的。...

下午验证时间模块time_value时深刻体会到了if else 语句是有优先级的。（1）正确的情况正确现象：count在count_start为1的时候，每来一个时钟就自动加1，加到20的时候就清零从头开始加，ma_r则在count值为20的时候加1.正确代码在这里插入代码片always@(posedge clk or negedge rst_n)if(!rst_n) begin count<=0;endelse if((count_start==1)&&(count

/*需要实现的功能：LED亮1ms，灭0.8ms；默认系统频率为50MHz，那么周期就20ns*//*方法一：利用计数器*/`timescale 1ns / 1psmodule LED_2(input clk,input Rst_n,output reg led);reg [16:0] count;//reg led_temp=1;//assign led=led_temp;always@(posedge clk or negedge Rst_n)begin if(!Rst

/*led每1秒翻转一次，周期为2s，系统时钟频率是50M,（1/50M）20ns为一个周期*//*方法一：通过分频来实现*/`timescale 1ns / 1psmodule LED_1(input clk,input Rst_n,output reg led);reg [31:0]div_cnt;reg divclk;always@(posedge clk or negedge Rst_n)begin if(!Rst_n) begin div_cnt=0;led<=0

先来一个小结：触发器构成寄存器（有时钟；通常为边沿D触发器，数据先有效，控制信号后有效）。锁存器由钟控D触发器（无时钟；控制信号先有效，数据后有效；由于不锁存数据的时候输出随输入变化而变化，输出有毛刺，在FPGA中尽量避免使用）。本文参考了以下链接：链接1链接2链接3链接4链接51、基本概念（1）触发器：触发器是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿进行同步的。触发器是计算机记忆装置的基本单元，一个触发器能储存一位二进制代码。寄存器是由触发器组成的。一个触发器可以组

才开始学Verilog的时候不知道分频是怎么计算的，经过一段时间的学习后，总结如下，如有错误，请大家指正~ 例如：系统频率为50M，要控制LED，系统频率太高，直接使用系统频率，人眼将无法看到灯的亮灭；因此要进行分频。那么分频数怎么求呢？

1、原理状态机全称是有限状态机（Finite State Machine，FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。这里将学习状态机的相关概念并使用状态机实现特定字符串的检测。理解一段式、二段式以及三段式状态机的区别以及优缺点。Mealy状态机（与输入和当前状态有关）Moore状态机（只与当前状态有关）内容：输入、输出、状态、状态转移条件状态机的描述方式：一段式、二段式以及三段式（1）一段式，整个状态机写到一个always模块里面。在该模块中既描述状态和状态转移，

静态时序分析的作用这篇文章内容来源于《Xilinx FPGA 权威设计指南》（1）一个设计是由单元和网络的互连组成的。（2）一个器件的性能由构成设计单元的延迟决定，它可以通过静态时序分析（Static Timing Analysis，STA）验证。（3）在STA中，设计元器件的功能显得并不重要。（4）对于设计中的元器件，都需要花费时间执行它的功能。对于一个LUT：存在从它的输入到输出的传播延时。对于一个网络：存在从驱动器到接收器的传播延时。对于一个触发器：在它的采样点周围的一个时间内要求有稳

Verilog中建模行为以下内容来源于《Verilog数字系统设计教程》Task和function分别用来定义任务和函数，利用任务和函数可以把一个很大的程序模块分解为许多较小的任务和函数便于理解和调试，即增强了代码的可读性和可维护性。Function和task说明语句的不同点：（1）函数只能和主模块共用同一个仿真时间单位，而任务可以自己定义自己的仿真时间单位。（2）函数不能启动任务，但是任务可以能启动其他任务和函数。（3）函数至少要有一个输入变量，而任务可以没有或者有多个任何类型的变量。（4）