SystemVerilog学习之路（9）— 枚举类型的随机化约束

Willliam_william

于 2022-05-21 11:47:06 发布

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分类专栏： SystemVerilog 文章标签：学习

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本文介绍了如何在SystemVerilog中对枚举类型进行随机化，并通过示例展示了添加约束的具体方法。在给定的代码示例中，`transaction`类定义了一个枚举类型`burst_size_t`，并对其进行了随机化约束，确保`length`在特定范围内，`burst_size`限制在枚举类型的特定值。通过`randomize()`函数和`with`语句实现这一目标，最后在测试模块中展示随机化结果。

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SystemVerilog学习之路（9）— 枚举类型的随机化约束

一、前言

在SystemVerilog中我们经常用到枚举类型，同样的我们也会对其进行随机化

二、代码

编写代码如下所示：

class transaction;
    typedef enum {
        SIZE_8BIT,
        SIZE_16BIT,
        SIZE_32BIT,
        SIZE_64BIT,
        SIZE_128BIT
    } burst_size_t;
    rand burst_size_t burst_size;
    rand int langth = 0;
    string name;

    function new(string name="transaction");
        this.name=name;
    endfunction

    constraint cstr{
        langth inside {[1:9]};
    }

endclass

module tb_top;

    initial begin
        int i=0;
        transaction tr;
        tr = new("tr");

        for(i=0; i<10; i++) begin
            tr.randomize() with {   langth < 5;
                                    burst_size inside { transaction::SIZE_8BIT, 
                                                        transaction::SIZE_128BIT};    
                                };
            
            $display("****************************************");
            $display("this is the %0d times randomize.", i);
            $display("tr.burst_size:", tr.burst_size);
            $display("tr.langth:", tr.langth);
        end

        $finish(2);
    end

endmodule