FPGA时序分析和约束学习笔记（2、FPGA时序传输模型）

• Tclk1+Tco+Tdata <= Tclk + Tclk2 -Tsu

• Slack(su) = Tskew + Tclk - Tsu - Tdata - Tco

• Slack(h) = Tclk1 + Tco + Tdata - Tclk2 - Th

• Skew时钟偏斜：时钟从源端口出发，到达目的寄存器和源寄存器的时间差值（Tclk2-Tclk1）

• Tsu建立时间：目的寄存器自身的特性决定，在时钟上升沿到达其时钟接口时，其数据输入端（D）的数据必须提前Nns稳定下来，否则就无法确保数据正确存储

• Th保持时间：在时钟上升沿到达其时钟端口时，为了保证数据能被正确接收，需要在时钟上升沿之后继续保持一段时间稳定，这个时间称为保持时间Th，由于FPGA内部时钟网络比数据网络快，一般不会出现保持时间违例。在进行IO约束时，时钟和数据线在外部电路板上，如果时钟线比数据线长，需要考虑保持时间

• 计算Th保持时间时，Launch edge和Latch edge是同一个周期的沿。

• Tco输出延时时间：数据输出到Q端口的时间-时钟上升沿到达CLK端口时间

• Tdata：组合逻辑的延迟，即数据从源寄存器Q端出发。到达目的寄存器D端的时间

• Tclk1：时钟信号从时钟源端口出发，到达源寄存器端口的时间

• Tclk2：时钟信号从时钟源端口出发，到达目标寄存器端口的时间

• Tclk1+Tco+Tdata：数据到达时间

• Tclk+Tclk2-Tsu：数据需求时间

• Slack：数据需求时间和数据到达时间的差值，为正值时数据能被目标寄存器正确接收