vivado建立时间计算详解

已于 2024-11-20 13:45:05 修改
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分类专栏： FPGA 文章标签： fpga开发
于 2024-11-20 13:28:56 首次发布
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vivado建立时间计算详解

结合一个工程，分析一条路径的建立时间余量是如何计算的。

时序路径

在这里插入图片描述

原理图

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建立时间计算

时序模型

在这里插入图片描述

  • Tslack：裕量

  • Tclk：时钟周期

  • Tclk2：时钟信号从时钟源端口出发，到达目标寄存器端口的时间

  • Tsu：建立时间

  • Tclk1：时钟信号从时钟源端口出发，到达源寄存器端口的时间

  • Tco：D触发器输出延迟

  • Tdata：组合逻辑的延迟

Tslack = Tclk + Tclk2 + Tsu - (Tclk1 + Tco + Tdata)，结合时序报告中的路径时间进行计算

Tslack = 5 + (-0.594) + (-0.168) - ((-0.555) + 0.379 + 5.079)

Tslack = 4.238 - 4.903

Tslack = -0.665

Tclk

在这里插入图片描述

Tclk2

Tclk2 = 红色部分相加 = 绿色时间相减

Tclk2 = 4.406 - 5.000 = -0.594
在这里插入图片描述

Tsu

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Tclk1

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Tco

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Tdata

Tdata = 红色部分相加 = 绿色时间相减

Tdata = 4.903 - （-0.176）

Tdata = 5.079
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