Intel FPGA IP之LVDS SerDes IP学习

FPGA 视频数据输入输出直通工程：

• 屏：13.2吋8bit色深，屏幕分辨率为1440*1920@60，具有两个Port，每个Port有4个差分数据对与1个差分时钟对，差分对均支持LVDS协议
• 芯片：Cyclone V系列FPGA
• 目的：通过FPGA的LVDS SerDes RX接口输入8bit 色深RGB图像数据，然后再通过LVDS SerDes TX接口输出8bit 色深RGB图像数据，是个直通工程

一、13.2吋屏

 1.1 13.2吋屏参数：

DCLK frequency = horizontal line*vertical field*60=783*1962*60=92_174_760Hz≈ 92.17MHz

DCLK（即，Data Clock）就是Pixel Clock。

1.2 屏的数据传输格式：

该屏有两个Port，是8bit 色深图像，传输的数据格式如下图：

由图可知：

• 该屏有两个Port，分奇偶Port（即，Odd Port与Even Port）
• 每个Port有4个差分数据对与1个时钟差分对
• 每个Port的LVDS数据格式相同
• 差分时钟的占空比为4/7，且差分时钟频率与数据速率为1:7
• 差分时钟与差分数据对之间的相位关系，即，差分时钟高电平中间时刻对应一个像素周期的开始时刻

通过VESA的标准协议可知，VESA的10bit屏的接口兼容8bit屏接口。如下图：

VESA：单port 8bit 屏：4个数据差分对+一个像素时钟差分对Pixel Clock
数据差分对	T1	T2	T3	T4	T5	T6	T7
0+/-	R0