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Mr.zhang_FPGA
技术人生，有总结才有提高
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平头哥Wujian100_open仿真
平头哥Wujian100_open仿真Wujian100_open仿真环境搭建功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导...原创 2020-04-27 19:50:17 · 3473 阅读 · 0 评论 -
verilog仿真产生差分时钟
verilog仿真产生差分时钟最近在啃pcie,pcie的一些基础知识，过段时间会发出来。在做pcie仿真的时候，看到xilinx官方的的这种产生差分时钟的方法觉得很好，在此做个笔记，同时分享给大家。差分时钟以前在做仿真时候通常都是用的单端时钟信号，这种单端时钟信号，很好产生，通过，always forever都可以产生。差分原理也很简单，n信号跟p信号取反就行了，但是xilinx的这个写法...原创 2020-02-28 14:46:00 · 7524 阅读 · 1 评论 -
verilog 笔试题
一道verilog笔试题博主好久没写博客，最近看到一个校招笔试题，就随手写了。下面是题目verilog code`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: zhangsy//...原创 2019-12-01 17:22:57 · 2525 阅读 · 3 评论 -
小数分频N.5分频
小数分频N.5分频2.5分频波形图原理分析verilog codetestbench仿真结果博主之前写过三分频，今天有空补充一下小数分频，原理大同小异，具体可以参考博主之前的博客三分频2.5分频波形图{signal: [{name: ‘clkp’, wave: ‘P…’},{name: ‘counter’, wave: ‘x2222222222’, data: [‘00001’, ‘00...原创 2019-10-12 17:47:04 · 3286 阅读 · 0 评论 -
异步时钟处理之结绳法1
异步时钟域处理之结绳法1异步时钟域结绳法结绳法时序图功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入异步时钟域在实际...原创 2019-08-23 21:13:49 · 3491 阅读 · 2 评论 -
脉冲同步器
脉冲同步器脉冲同步器作用脉冲同步器verilog codetestbench仿真结果脉冲同步器作用在实际的电路设计中，设计人员很少遇到单一时钟的同步电路设计，更多的是多时钟域的设计，因此异步电路的设计在实际应用中的重要意义不言而喻。由于信号在不同时钟域之间传输，容易发生亚稳态的问题导致，不同时钟域之间得到的信号不同。处理亚稳态常用打两拍的处理方法。多时钟域的处理方法很多，最有效的方法异步fif...原创 2019-08-19 09:25:43 · 7940 阅读 · 1 评论 -
verilog异步fifo设计,仿真（代码供参考）
异步fifo设计，仿真前面研究了同步fifo，并进行了仿真验证，有关同步fifo问题可以参考本人上一篇博客，本次主要对异步fifo进行设计仿真验证。与同步fifo相比，异步fifo主要不同之处在于读写时钟不同，因此异步fifo需要处理的问题较为复杂，通常需要处理注意的问题点有以下几点：不同时钟域之间信号的同步化处理。异步fifo的空状态与满状态的判断。异步fifo框...原创 2019-08-11 11:16:33 · 4970 阅读 · 1 评论 -
异步时钟处理之结绳法2
异步时钟处理之结绳法2结绳法2新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入结绳法2异步跨时钟处理以及结绳...原创 2019-08-24 10:09:48 · 2575 阅读 · 1 评论 -
基于verilog的同步FIFO设计
基于verilog的同步FIFO设计工具 vivado2016.2同步fifoFIFO的英文全称为first in first out,顾名思义就是先进先出的意思。fifo又分为同步fifo与异步fifo，fifo通常作为不同时钟域之间的数据传递，以及不同数据接口之间数据匹配。这次主要进行同步FIFO的研究。同步fifo原理框图由上图可知fifo主要有输入：clk,rst_n,rea...原创 2019-08-04 16:25:49 · 9639 阅读 · 2 评论 -
设计占空比为50%的三分频电路
设计占空比为50%的三分频电路时序图工具{signal: [{name: ‘clk’, wave: ‘P…P…’},{name: ‘clk1’, wave: ‘H.LH.LH.L’},{name: ‘clk2’, wave: ‘lh.lh.lh.l’,phase:0.5},{},{name: ‘clk1 & clk2’, wav...原创 2019-05-14 19:56:54 · 17316 阅读 · 4 评论 -
verilog实现二进制计数器，约翰逊(Johnson)计数器，环形计数器
https://github.com/zsylov/verliog-study/blob/master/2019.5.6%E8%AE%A1%E6%95%B0%E5%99%A8.md用verilog实现一个4bit二进制计数器。====a) 异步复位b) 同步复位input clk, rst_n;output [3:0] o_cnt;```verilog`timescale...原创 2019-05-07 12:40:31 · 11479 阅读 · 1 评论 -
verilog glitch_free两个时钟切换电路
1.glitch free的两个时钟切换电路参考openMSP430 ipcore中的时钟切换电路切换电路首先想到就是多路选择器，切换时钟在不考虑glitch的通常写法会是：assign clk_o = sel ? clk1:clk2;但是由于sel,clk1,clk2 都是不同步的。在实现任意时刻切换时钟时候，就有一定的一定的概率产生glitch,一旦glitch被采用会对结果照成影响...原创 2019-05-13 22:34:05 · 3050 阅读 · 0 评论 -
verilog模拟仿真按键消抖
用verilog实现按键消抖，工具采用quartus II13 仿真软件采用ModelSim-Alter其中主要分为 其中vr_key_module主要产生虚拟的按键抖动功能。顶层模块module vr_debounce( input Sys_clk, ...原创 2019-05-08 22:38:59 · 3296 阅读 · 0 评论 -
verilog实现pwm
1.用verilog实现PWM控制呼吸灯。呼吸周期2秒：1秒逐渐变亮，1秒逐渐变暗。系统时钟24MHz，pwm周期1ms，精度1us。====```verilog`timescale 1ns/1psmodule pwm( input Sys_clk,//24Mhz, 42ns input Sys...原创 2019-05-08 19:56:51 · 8965 阅读 · 1 评论