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Mr.zhang_FPGA
技术人生，有总结才有提高
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基于verilog的 PRBS编码
PRBS编码PRBS编码原理verilogPRBS什么是PRBS?，我相信当你点开这篇博文的时候肯定对PRBS有一定了解，或者你只是单纯了解verilog。对于什么是PRBS，百度百科给出的解释是PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行数据），将寄存的数据进行PRBS编码，编码后的数据与最新接收到的数据进行比较，如果一致则表示PRBS校验正确。PRBS: Pseudo-Random Binary Sequence 伪随机二进制原创 2020-06-17 17:39:49 · 11310 阅读 · 2 评论 -
平头哥Wujian100_open仿真
平头哥Wujian100_open仿真Wujian100_open仿真环境搭建功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导...原创 2020-04-27 19:50:17 · 3473 阅读 · 0 评论 -
例化mig IP用User Interface实现DDR3读写
例化mig IP用User Interface实现DDR3读写平台新建工程控制逻辑设计部分信号Command Timing DiagramWrite Timing DiagramRead Timing Diagram实现code平台设计在vivado 2019.2中实现，硬件平台Zion板，设计采用Zion板对DDR3部分。时钟采用200MHZ的差分时钟。DDR3型号为MT41J256m16X...原创 2020-01-07 17:45:12 · 1795 阅读 · 4 评论 -
verilog 笔试题
一道verilog笔试题博主好久没写博客，最近看到一个校招笔试题，就随手写了。下面是题目verilog code`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: zhangsy//...原创 2019-12-01 17:22:57 · 2525 阅读 · 3 评论 -
华为FPGA设计高级技巧xilnx篇-阅读笔记2
华为FPGA设计高级技巧xilnx篇-阅读笔记2设计技巧合理选择加法电路串行进位与超前进位使用圆括号处理多个加法器IF语句和Case语句：速度与面积的关系。减少关键路径的逻辑级数通过等效电路，赋予关键最高优先级调整if语句中条件的先后次序合并if语句，提高设计速度组合逻辑与时序逻辑分离利用电路的等价特性，巧妙地分配延时复制电路，减小扇出（fanout）,提高设计速度高效利用IOB设计技巧设计技...原创 2019-10-14 19:45:20 · 2213 阅读 · 1 评论 -
小数分频N.5分频
小数分频N.5分频2.5分频波形图原理分析verilog codetestbench仿真结果博主之前写过三分频，今天有空补充一下小数分频，原理大同小异，具体可以参考博主之前的博客三分频2.5分频波形图{signal: [{name: ‘clkp’, wave: ‘P…’},{name: ‘counter’, wave: ‘x2222222222’, data: [‘00001’, ‘00...原创 2019-10-12 17:47:04 · 3286 阅读 · 0 评论 -
华为FPGA设计高级技巧xilinx篇阅读笔记一
华为FPGA设计高级技巧xilinx篇阅读笔记一前言新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入前言个人...原创 2019-09-16 14:13:44 · 2814 阅读 · 0 评论 -
verilog更相减损法求最小公倍数
verilog更相减损法求最小公倍数一道有趣的面试题算法实现原理传统除法器设计原理RTL级电路verilog codetestbench仿真结果一道有趣的面试题博主在技术交流群里，无意看到某公司的一道关于IC的设计题，题目大概的意思就是求两个8位无符号位的最小公倍数。而且要求面积尽可能小。最后要求是用时序电路设计。博主觉得有趣就做做看，面积尽量小的话博主觉得尽量少用除法器，乘法器。针对求最小...原创 2019-09-05 19:18:17 · 2659 阅读 · 0 评论 -
verilog中的循环语句以及generate
verilog中的循环语句以及generateverilog中的循环语句for语句while语句repeat语句foever 语句generate语句实际应用计数器结构RTL结构如图for语句RTL结果generate语句RTL结构仿真codeverilog中的循环语句verilog中的循环语句主要有，for，while，repeat，foever.generate就显的另类了。博主针对这几个...原创 2019-09-01 15:23:47 · 4522 阅读 · 0 评论 -
FPGA中建立时间与保持时间以及应用
FPGA中建立时间与保持时间以及应用建立时间与保持时间的概念触发器中的建立时间与保持时间新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart...原创 2019-08-29 17:58:36 · 1539 阅读 · 0 评论 -
异步时钟处理之结绳法1
异步时钟域处理之结绳法1异步时钟域结绳法结绳法时序图功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入异步时钟域在实际...原创 2019-08-23 21:13:49 · 3491 阅读 · 2 评论 -
脉冲同步器
脉冲同步器脉冲同步器作用脉冲同步器verilog codetestbench仿真结果脉冲同步器作用在实际的电路设计中，设计人员很少遇到单一时钟的同步电路设计，更多的是多时钟域的设计，因此异步电路的设计在实际应用中的重要意义不言而喻。由于信号在不同时钟域之间传输，容易发生亚稳态的问题导致，不同时钟域之间得到的信号不同。处理亚稳态常用打两拍的处理方法。多时钟域的处理方法很多，最有效的方法异步fif...原创 2019-08-19 09:25:43 · 7940 阅读 · 1 评论 -
verilog实现pwm
1.用verilog实现PWM控制呼吸灯。呼吸周期2秒：1秒逐渐变亮，1秒逐渐变暗。系统时钟24MHz，pwm周期1ms，精度1us。====```verilog`timescale 1ns/1psmodule pwm( input Sys_clk,//24Mhz, 42ns input Sys...原创 2019-05-08 19:56:51 · 8965 阅读 · 1 评论 -
verilog模拟仿真按键消抖
用verilog实现按键消抖，工具采用quartus II13 仿真软件采用ModelSim-Alter其中主要分为 其中vr_key_module主要产生虚拟的按键抖动功能。顶层模块module vr_debounce( input Sys_clk, ...原创 2019-05-08 22:38:59 · 3296 阅读 · 0 评论 -
verilog glitch_free两个时钟切换电路
1.glitch free的两个时钟切换电路参考openMSP430 ipcore中的时钟切换电路切换电路首先想到就是多路选择器，切换时钟在不考虑glitch的通常写法会是：assign clk_o = sel ? clk1:clk2;但是由于sel,clk1,clk2 都是不同步的。在实现任意时刻切换时钟时候，就有一定的一定的概率产生glitch,一旦glitch被采用会对结果照成影响...原创 2019-05-13 22:34:05 · 3050 阅读 · 0 评论 -
verilog实现二进制计数器，约翰逊(Johnson)计数器，环形计数器
https://github.com/zsylov/verliog-study/blob/master/2019.5.6%E8%AE%A1%E6%95%B0%E5%99%A8.md用verilog实现一个4bit二进制计数器。====a) 异步复位b) 同步复位input clk, rst_n;output [3:0] o_cnt;```verilog`timescale...原创 2019-05-07 12:40:31 · 11479 阅读 · 1 评论 -
设计占空比为50%的三分频电路
设计占空比为50%的三分频电路时序图工具{signal: [{name: ‘clk’, wave: ‘P…P…’},{name: ‘clk1’, wave: ‘H.LH.LH.L’},{name: ‘clk2’, wave: ‘lh.lh.lh.l’,phase:0.5},{},{name: ‘clk1 & clk2’, wav...原创 2019-05-14 19:56:54 · 17316 阅读 · 4 评论 -
基于verilog的同步FIFO设计
基于verilog的同步FIFO设计工具 vivado2016.2同步fifoFIFO的英文全称为first in first out,顾名思义就是先进先出的意思。fifo又分为同步fifo与异步fifo，fifo通常作为不同时钟域之间的数据传递，以及不同数据接口之间数据匹配。这次主要进行同步FIFO的研究。同步fifo原理框图由上图可知fifo主要有输入：clk,rst_n,rea...原创 2019-08-04 16:25:49 · 9639 阅读 · 2 评论 -
异步时钟处理之结绳法2
异步时钟处理之结绳法2结绳法2新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入结绳法2异步跨时钟处理以及结绳...原创 2019-08-24 10:09:48 · 2575 阅读 · 1 评论 -
verilog异步fifo设计,仿真（代码供参考）
异步fifo设计，仿真前面研究了同步fifo，并进行了仿真验证，有关同步fifo问题可以参考本人上一篇博客，本次主要对异步fifo进行设计仿真验证。与同步fifo相比，异步fifo主要不同之处在于读写时钟不同，因此异步fifo需要处理的问题较为复杂，通常需要处理注意的问题点有以下几点：不同时钟域之间信号的同步化处理。异步fifo的空状态与满状态的判断。异步fifo框...原创 2019-08-11 11:16:33 · 4970 阅读 · 1 评论 -
verilog没有葵花宝典
https://github.com/zsylov/verliog-study/edit/master/2019.4.29%E8%BE%B9%E6%B2%BF%E6%A3%80%E6%B5%8B.md1.复习verilog语法====* reg和wire的区别。---- 1.reg对应于过程赋值，如always，initial. 2.wire对应于连续赋值，如assign。其综...原创 2019-04-29 12:49:49 · 320 阅读 · 0 评论