DCP生成步骤

原创 已于 2023-12-20 21:09:07 修改 · 905 阅读 · 8 ·
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#fpga开发 #嵌入式硬件

于 2023-12-20 19:55:49 首次发布
本文介绍了如何在Xilinx设计环境中使用`synth_design`命令进行网表生成，包括设置`flatten_hierarchy`和指定顶层模块名、部分，以及将结果保存到.dcp文件的过程，参考了UG905文档第10页的内容。

disable XDC文件

设置生成网表程序top层

输入以下命令

synth_design -mode out_of_context -flatten_hierarchy rebuilt -top <top_module_name>
-part <part>

write_checkpoint <file_name>.dcp

详细信息参考ug905 page10

【FPGA】Xilinx vivado生成.dcp文件的方法
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12-12 5183
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