基于MCML的低功耗LFSR设计

基于MCML的LFSR在低功耗和混合信号应用中的设计

摘要

本文提出了一种使用MOS电流模式逻辑（MCML）设计的线性反馈移位寄存器（LFSR）。基于三种MCML D锁存器的设计方法，实现了三种不同结构的基于MCML的LFSR（分别采用传统MCML风格的D锁存器、基于开关的MCML三态缓冲器的D锁存器以及低功耗MCML三态缓冲器的D锁存器）。所有仿真均在PSpice中使用0.18微米台积电CMOS技术参数完成。我们从功耗和电源开关电流两个方面对基于MCML的LFSR的不同实现方式进行了研究。此外，还对基于MCML的LFSR与基于互补金属氧化物半导体的LFSR进行了比较。结果表明，基于MCML的LFSR在功耗和开关电流方面均优于基于互补金属氧化物半导体的LFSR。

关键词 —线性反馈移位寄存器；MOS电流模式逻辑；低功耗；低开关电流

一、引言

随着互补金属氧化物半导体工艺的迅速缩小，CMOS集成电路的功耗不断增加。高功耗意味着更多的热量散发，这会降低整个系统的性能和可靠性，同时也限制了集成密度。因此，低功耗集成电路的设计成为集成电路设计人员面临的主要挑战。基于CMOS的电路另一个问题是数字开关噪声。数字CMOS电路产生的开关噪声使得模拟电路和数字电路难以集成在同一芯片上，从而成为混合信号IC设计的障碍[1‐2]。

一种能够克服高功耗和大开关噪声问题的逻辑形式是MOS电流模式逻辑（MCML）[3‐7]。这促使研究人员基于MCML逻辑形式开发了各种电路或应用，例如加法器[8]、乘法器[9]和相位检测器[10]。本文提出了基于MCML的线性反馈移位寄存器（LFSR）实现方案。线性反馈移位寄存器基于伪随机比特序列的生成，在数字系统设计与测试、数字广播与通信系统、数字信号处理以及计算机通信网络等多个重要领域具有广泛应用。一种使用线性反馈移位寄存器建模的设计在线性反馈移位寄存器（LFSR）的功能等效设计中，通常具有速度和面积上的优势。因此，在当前集成信息技术的背景下，线性反馈移位寄存器必须降低功耗并适用于混合信号应用，这两点均可通过本文提出的MOS电流模式逻辑（MCML）设计方法实现。

本文首先在第2节简要介绍了线性反馈移位寄存器的理论及其应用。接着，在第3节提出了用于线性反馈移位寄存器设计的MOS电流模式逻辑模块。第4节讨论了基于MCML的LFSR电路的仿真结果及其与互补金属氧化物半导体基LFSR电路的性能比较。第5节对全文进行了总结。通过大量SPICE仿真得出了相关结论。

II. 线性反馈移位寄存器理论与应用

线性反馈移位寄存器的框图如图1所示。它由移位寄存器和一个包含异或门（XOR）/同或门（XNOR）的反馈网络组成。移位寄存器中触发器的输出（也称为抽头）作为异或门/同或门的输入，其输出连接到第一个触发器。其中“线性”一词来源于异或函数是模2加法，这是一种线性操作。触发器的输出被加载一个初始值（种子值），然后通过时钟驱动产生由1和0组成的伪随机序列。在异或门反馈的情况下，种子值不应全为0；在同或门反馈的情况下，种子值不应全为1。种子值、抽头组合以及反馈函数（异或门/同或门）决定了线性反馈移位寄存器生成的伪随机模式。

生成最大可能数量伪随机模式的线性反馈移位寄存器被称为最大长度LFSR。如果一个最大长度LFSR中有n个触发器，则它产生的模式数量为 $2^n - 1$。其中0和1的数量及游程大致相等[11]。线性反馈移位寄存器中抽头组合的选择决定了它是否为最大长度LFSR。目前尚无数学方法来确定构成最大长度LFSR的抽头组合，因此设计人员通常参考彼得森和韦尔登给出的表格[12]。

LFSR的应用主要包括计数器、内置自测试（BIST）、伪随机数生成、数据加密和解密、数据完整性校验和以及数据压缩技术[13‐18]。LFSR还广泛应用于通信领域，包括直接序列扩频无线电、GPS卫星系统、扰码器、干扰系统以及用于生成白噪声近似的可编程声音发生器。

III. 基于MCML的LFSR设计

本节描述了使用图2的框图实现基于MCML的4位最大长度LFSR。其特征多项式为 $x^4 + x + 1$。仔细观察图2中的LFSR可知，其实现需要D触发器和异或门。

A. D触发器

图3所示为一个正边沿触发D触发器。它通过将两个D锁存器以主从结构级联构成[19]。当时钟信号CLK为低电平时，主级D锁存器处于激活状态，对D输入端的输入信号进行采样，而从级D锁存器保持非激活状态。当时钟信号CLK由低变高时，主级D锁存器停止采样新数据，并保存时钟跳变时刻D输入端的值；从级D锁存器转为激活状态，将主级D锁存器保存的D值传递至其输出端。因此，该电路在时钟信号上升沿将输入数据传输到输出端。

在文献中，D锁存器实现有多种方法。在本研究中，考察了基于传统和三态缓冲器的MOS电流模式逻辑实现。

1) 采用传统MCML风格的D锁存器

传统的MCML D锁存器如图4[6, 20]所示。它由采样级、保持级、负载和电流源组成。晶体管M1在其栅极施加偏置电压VBIAS，构成恒流源，偏置电流ISS通过作为负载的PMOS晶体管（M8–M9）转换为差分输出电压（Q-Q）。采样级的晶体管（M4–M5）用于感知和跟踪差分输入电压D，保持级中的交叉耦合晶体管（M6–M7）用于存储采样数据。当时钟信号CLK为高电平时，偏置电流流经采样级；否则，偏置电流流经保持级。

2) 使用MCML三态缓冲器的D锁存器

基于MOS电流模式逻辑三态缓冲器的D锁存器设计如图5[21]所示。当时钟信号CLK为高电平时，缓冲器B1被激活，锁存器处于采样模式；当时钟信号CLK为低电平时，缓冲器B1进入高阻态，缓冲器B2作为普通缓冲器工作，锁存器进入保持状态。

基于MOS电流模式逻辑的三态缓冲器实现方案简要描述如下。

a) 基于开关的MOS电流模式逻辑三态缓冲器

图6所示为基于开关的MOS电流模式逻辑三态缓冲器[22]，其中采用了一个MOS电流模式逻辑缓冲器（M1–M5）和两个作为开关使用的PMOS晶体管（M6–M7）。使能信号VE（无论是CLK还是CLK）控制PMOS晶体管（M6–M7）的工作。当VE处于低电平电压时，PMOS晶体管（M6–M7）导通，电路表现为一个正常缓冲器。当VE信号处于高电平电压时，PMOS晶体管（M6–M7）关断，缓冲器进入高阻态。然而，PMOS负载晶体管（M1–M2）始终导通，因此电路中存在持续的功耗。

b) 低功耗MCML三态缓冲器

低功耗MCML三态缓冲器如图7[23]所示。使能信号VE（无论是CLK还是CLK）被施加到PMOS晶体管M1、M2、M7和NMOS晶体管M6的栅极。当VE为低电平时，PMOS晶体管M7导通，NMOS晶体管M6关断，NMOS晶体管M5的栅极被充电至电位VBIAS。因此，晶体管M5作为电流源，为MCML缓冲器提供所需的偏置电流ISS。同时，作为负载的PMOS晶体管（M1–M2）导通，使电路表现为普通缓冲器。当VE为高电平时，PMOS晶体管M7关断，NMOS晶体管M6导通，并将晶体管M5的栅极拉至地电位。因此，电路中无电流流过，电路无功耗。同时，负载晶体管（M1–M2）也关断，缓冲器进入高阻态。

B. 基于MCML的异或门

图8[6]所示为一个传统的基于MOS电流模式逻辑的异或门，其中源耦合晶体管对分为两级排列。晶体管M1的栅极施加偏置电压VBIAS，其作为恒流源，偏置电流ISS通过作为负载的PMOS晶体管（M8–M9）转换为差分输出电压（Q-Q）。当差分输入B为高电平时，M3关断，全部偏置电流ISS流过M2，并根据差分输入A的值被导向M4或M5。类似地，当差分输入B为低电平时，M2关断，全部偏置电流ISS通过M3，并根据差分输入A的值被导向M6或M7。

IV. 仿真结果与讨论

通过使用表I中列出的设置进行仿真，验证了所提出的基于MCML的LFSR的功能。并对所提出LFSR的功耗和电源开关电流与其互补金属氧化物半导体 counterparts 进行了比较。

表I. 仿真环境

工艺	180 nm
温度	27ºC
电源电压	1.8 V
电压摆幅	400毫伏
偏置电流	10 μA
输出负载电容	50飞法
时钟频率	100兆赫兹

基于MCML的LFSR电路采用传统MCML D锁存器、基于开关的MCML三态缓冲器和低功耗MCML三态缓冲器构建，相应结果如图9(a)–(c)所示。在这些图中，V (6) 表示输入到LFSR的时钟信号。时钟脉冲是一个从0到1.8 V的全摆幅信号。此外，节点2、3、4和5处的差分电压分别是4位LFSR的第一、第二、第三和第四个触发器的输出，每个输出的电压摆幅为400毫伏。由于4位LFSR的最大长度为15，因此它在15个时钟周期内遍历所有可能的状态。每个图底部标明了对应每个时钟周期的LFSR状态。三种情况下的波形均符合LFSR功能。

传统MCML D锁存器)

由基于开关的MCML三态缓冲器构成的D锁存器)

由低功耗MCML三态缓冲器构成的D锁存器)

从功耗和开关电流方面对三种基于MCML的线性反馈移位寄存器进行了考察。同时，对采用基于传统和三态反相器的D锁存器的基于CMOS的线性反馈移位寄存器也进行了仿真，以说明基于MCML的线性反馈移位寄存器的优势。由于CMOS电路中的静态功耗可以忽略不计，因此对两种基于CMOS的线性反馈移位寄存器电路均进行了功率计仿真，以实现公平比较。通过将基于MCML的线性反馈移位寄存器电路与基于CMOS的线性反馈移位寄存器电路进行性能对比，验证了其在功耗和电源开关电流方面的降低效果。表II和表III分别显示了不同线性反馈移位寄存器电路的功耗和电源开关电流。

从表II可以看出，使用传统MCML D锁存器的LFSR和使用低功耗MCML三态缓冲器的LFSR所消耗的功率相同，均为188 μW，属于最佳情况。而使用基于开关的MCML三态缓冲器的LFSR功耗几乎是前两种LFSR的两倍，即359 μW，这是基于MCML的LFSR中最差的情况。然而，就功耗而言，这三种基于MCML的LFSR相比两种基于CMOS的LFSR均表现出显著改进。使用传统CMOS D锁存器的LFSR功耗为532.34 μW，而使用由CMOS三态反相器构成的D锁存器的LFSR功耗为471 μW，这是基于CMOS的LFSR中的最佳情况。因此，基于MCML的LFSR的最佳情况相对于基于CMOS的LFSR的最佳情况在功耗上改进了60.1%。基于MCML的LFSR的最差情况相对于基于CMOS的LFSR的最佳情况在功耗上也改进了23.78%。因此，基于MCML的LFSR是更适合当前大多数数字应用，其中降低功耗是一个主要关注点。

表II. 线性反馈移位寄存器电路的功耗

序号	用于构建的D锁存器类型 LFSR	功耗 (μW)
1	传统MCML D锁存器	188
2	使用基于开关的MCML三态缓冲器的D锁存器	359
3	使用低功耗MCML三态缓冲器的D锁存器	188
4	传统CMOS D锁存器	532.34
5	使用CMOS三态反相器的D锁存器	471

从表III可以看出，使用传统MCML D锁存器的LFSR的电源开关电流为0.113 mA，在所有三种基于MCML的LFSR中，这是开关电流方面的最佳情况。此外，使用低功耗MCML三态缓冲器的LFSR的开关电流为0.16 mA，在所有三种基于MCML的LFSR中，这是开关电流方面的最差情况。基于MCML的LFSR的最佳情况在开关电流方面相比基于CMOS的LFSR的最佳情况改善了99.25%，而基于MCML的LFSR的最差情况在功耗方面相比基于CMOS的LFSR的最佳情况改善了98.93%。因此，与基于CMOS的LFSR相比，基于MCML的LFSR产生的数字开关噪声极低，使其更适用于混合信号应用。

表III. 线性反馈移位寄存器电路的电源开关电流

序号	用于构建的D锁存器类型 LFSR	电源开关电流（毫安）
1	传统MCML D锁存器	0.113
2	使用基于开关的MCML三态缓冲器的D锁存器	0.137
3	使用低功耗MCML三态缓冲器的D锁存器	0.160
4	传统CMOS D锁存器	15
5	使用CMOS三态反相器的D锁存器	20

V. 结论

线性反馈移位寄存器（LFSR）是一种非常重要的数字电路，可生成1和0的伪随机模式，广泛应用于数字系统设计与测试、计算机网络和无线通信等领域。本文提出了一种基于MCML的LFSR，该LFSR以三种不同的方式实现，并与传统的基于CMOS的LFSR进行了性能比较。研究发现，所提出的基于MCML的LFSR将功耗降低了60.1%，从而解决了超大规模集成电路芯片中低功耗的主要问题。由于采用基于MCML的电路，LFSR的数字开关噪声也非常低，使其适用于混合信号应用。