clock IP使用 50M倍频至220M

1.  新建工程，添加top module代码

`timescale 1ns / 1ps

module C200Module(
clkin,rstin,
clkfx_out,clkin_ibufg_out,clk0_out,clk2x_out,locked_out
    );
	 
input clkin;
input rstin;

output clkfx_out;
output clkin_ibufg_out;
output clk0_out;
output clk2x_out;
output locked_out;

endmodule

2.  添加DCM IP core

    2.1  Design窗口，右键项目，选择New Source

    2.2添加IP文件

         勾选下图中Add to Project选项，可以自动将设置的IP添加进工程

下面特别注意：输入频率自己填写；如要产生任意比例的输出，CLKFX必须勾选。其它可以选择默认值。

在这一步设置输出频率

 

3.  设置的DCM例化

     完成上面步骤之后，工程文件可见已添加的IP

点击IP文件，在下面Process窗口可见如下内容

分别双击View HDL Source和View HDL Instantiation Template，可以产生之前生成IP的例化和source core

在top module中添加IP例化代码

my_dcm instance_name (
    .CLKIN_IN(clkin), 
    .RST_IN(rstin), 
    .CLKFX_OUT(clkfx_out), 
    .CLKIN_IBUFG_OUT(clkin_ibufg_out), 
    .CLK0_OUT(clk0_out), 
    .CLK2X_OUT(clk2x_out), 
    .LOCKED_OUT(locked_out)
    );

其中，CLKFX_OUT对应着倍频后的220M输出

 

完整项目截图如下：

注意：XILINX DCM的reset信号，好像是高有效，所以要根据外面硬件的reset按钮实际情况，用原样或取反输入DCM的reset信号。