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RSS订阅原创 Memory System - Cache、DRAM、Disk学习笔记
DRAM系列读书笔记，主要记录学习过程中的一些问题和一些自己的理解Charpter7 Overview of DRAM7.1 DRAM Basics:internals, Operation1、X2、X4、X8 dram的概念：X几的DRAM就表示一个bank是由几memory array组成的，这几个memory array的操作都是同步的，所以X几的DRAM的每一个列地址就相当于可以存储几bit的数据。如：x2的DRAM表示一个bank是由两个memory array组成的，由于对这
2021-07-18 21:37:33
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原创 AHB总线系列学习（三）
本节从以下8个方面描述AHB的传输过程：基本传输 传输类型 锁定传输 传输大小 突发操作 Wait传输 Protecction控制 存储类型3.1基本传输一个传输过程包含两个阶段：地址阶段、数据阶段
2021-07-18 21:31:02
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翻译 AHB总线系列学习（二）
本节内容主要对AHB的信号进行基本介绍，包括以下内容：全局信号 主设备信号 从设别信号 译码器信号 多路复用器信号2.1 主设备信号全局信号 信号名 信号来源 描述 HCLK 时钟源 上升沿有效 HRESETn 复位控制器 低电平复位 ...
2020-08-20 22:22:21
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翻译 AHB总线系列学习（一）
最近在学习AHB协议，打算记录以下自己学习的内容，也方便以后自己回顾，学习AHB，主要资料还是AHB Spec，接下来我就按照Spec内容记录一下自己的学习心得。1.1 协议介绍AHB总线是一种高性能总线接口，它定义了主设备、从设备、互连之间的接口。AHB是通过以下方式实现其高性能高频率的特点：突发传输 单时钟沿采样 没有三态信号 数据总线比较宽（支持64，128,256,521,1024bits）AHB总线的从设备通常是内部存储器件、外部存储器件和一些高带宽的外设。尽管一些低带宽的
2020-08-19 22:59:32
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原创 读书笔记------------------异步FIFO设计
FIFO经常用在跨时钟域处理多位位宽数据，实际使用中，我们一般是直接例化FIFO的IP核，通过调用IP核来实现FIFO的控制，很少有亲自下手写FIFO的。不过掌握如何自己写FIFO更能加深自己对FIFO的工作原理的理解。一、FIFO的设计FIFO包括同步FIFO和异步FIFO，对于FIFO的设计最大的难点在于如何准确的产生空满信号，使其空而不读，满而不写。对于同步FIFO来说，由于读写...
2019-05-07 22:28:38
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原创 DDR2 MIG核与DDR3 MIG核使用区别
本文中所讲DDR2 MIG核是V5芯片的MIG核，DDR3 MIG核是K7芯片的MIG核。一、建核区别DDR2 MIg核的建立过程与DDR3 Mig核的建立过程基本内容都是一致。具体建核教程在相应的datasheet（ug086(DDR2 mig)、ug586(DDR3 mig)）中都有说明。这里具体说一下DDR3 Mig核的特有属性。clock period时钟周期，这个时钟周期...
2019-04-03 21:28:18
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原创 2020届华为勇敢星实习面试经验贴-------硬件类逻辑岗位
本次2020届西北地区华为勇敢星始于2019.03.06，结束于2019.03.23，整个过程持续17天，可以说华为的办事效率还是很高的，不像某些公司，投了简历之后一直吊着你，简历一直处于初筛阶段，根本不理你。刚好趁着今天华为实习刚面试完，写一下自己整个找实习的过程，以及自己的一些面试心得，供大家参考。今年华为的实习来的还是比较早的，在华为刚宣传招实习生的时候，就觉得自己要做点什么，虽然自己很...
2019-03-23 21:06:41
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原创 时序约束中常用概念及常用公式分析
1、寄存器的建立时间（Setup Time）和保持时间(Holdup Time)建立时间：时钟有效沿到达之前，数据需要保持稳定的时间。保持时间：时钟有效沿到达之后，数据需要保持稳定的时间。图1 建立时间和保持时间2、寄存器的恢复时间（Recovery Time）和清除时间（Remove Time）寄存器的恢复时间是复位信号从有效变无效的边沿与时钟有效沿之间的时间，也称为复位信...
2019-03-12 22:15:07
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原创 基于FPGA的图像实时缩放
使用插值算法实现图像缩放是数字图像处理算法中经常遇到的问题。我们经常会将某种尺寸的图像转换为其他尺寸的图像，如放大或者缩小图像。由于在缩放的过程中会遇到浮点数，如何在FPGA中正确的处理浮点数运算是在FPGA中实现图像缩放的关键。一、插值算法原理在图像的缩放处理过程中，经常会用到插值算法，常见的插值算法包括最邻近插值，双线性插值，双三次线性插值，兰索斯插值等方法。其中，双线性插值由于折中的...
2019-01-23 15:52:39
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原创 FPGA的基本组成结构
目前主流的FPGA芯片仍是基于查找表。FPGA芯片主要由以下6部分组成：（1）可编程输入输出单元（IOB）（2）基本可编程逻辑单元（CLB）（3）完整的时钟管理模块（4）丰富的布线资源（5）嵌入式块RAM（6）内嵌的底层功能单元和嵌入式专用硬核通过配置以上6个不同的部分，基本可以让FPGA实现任何你想要实现的功能。一、FPGA的结构解析对于一款芯片，我们肉眼看到...
2018-12-11 10:21:03
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原创 基于FPGA的I2C协议实现
I²C（Inter-Integrated Circuit）即集成电路总线，它其实是I²C Bus简称，所以中文应该叫集成电路总线，它是一种串行通信总线，使用多主从架构，由飞利浦公司在1980年代为了让主板、嵌入式系统或手机用以连接低速周边设备而发展。I²C的正确读法为“I平方C”（"I-squared-C"），而“I二C”（"I-two-C"）则是另一种错误但被广泛使用的读法。自2006年10月1...
2018-12-04 21:56:51
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原创 基于FPGA的SPI协议实现
一、SPI协议1、SPI协议概括SPI（Serial Peripheral Interface）——串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在EEPROM、FLASH、实时时钟，AD转换器以及数字信号处理器和数字信号解码器之间。SPI是一种高速，全双工，同步的通信总线，在芯片上只占用四根线（CS、MOSI、MISO、SCK），极大的...
2018-11-20 21:31:06
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原创 串行接口（UART）------verilog实现串口发送模块
前面一篇博客实现已经分析并实现串行接口的接收模块。其中，串口的波特率对串口来说是一个比较重要的概念，因为其决定了接收或者发送一位数据所用的时间。由于FPGA所用的时钟通常远比串口的波特率快，所以在使用FPGA的时钟发送或者接收数据时，都需要一个串口波特率定时模块来产生定时脉冲，以此确保每位数据只被接收或者发送一次。串口发送过程如图1所示，由图可知，其基本原理跟串口的接收时序一致，唯一区别就是串...
2018-11-19 12:08:06
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原创 串行接口（UART）------verilog实现串口接收模块
一、串口基本概念串行接口（Serial port），主要用于串行式逐位数据传输。常见的有一般计算机应用的RS-232（使用 25 针或 9 针连接器）和工业计算机应用的半双工RS-485与全双工RS-422。----------维基百科按照电气标准划分，串口可以分为RS-232-C、RS-422、RS-485。RS-232-C:也称标准接口，是目前最常用的一种串行通讯接口。台式计算机一...
2018-11-15 15:08:35
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原创 读书笔记：数字逻辑基础与verilog设计之数字系统设计流程03----------二进制除法器电路设计
除法器（除法算法）是一类算法。给定两个整数 N（分子）和 D（分母），计算它们的商和（或）余数。其中某些算法可以通过人工手动计算，而另一些则需要依赖数字电路的设计或软件。[1] 除法算法主要分为两类：慢除法和快除法。慢除法在每次迭代的过程中给出结果（商）的一位数字。慢除法包括复原法(restoring)、非复原法(non-restoring)和SRT除法等。快除法从商的一个近似估计开始，并且在每次...
2018-11-13 15:06:07
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原创 读书笔记：数字逻辑基础与verilog设计之数字系统设计流程02----------二进制乘法器电路设计
二进制的乘法器是数字电路的一种元件，它可以将两个二进制数相乘，乘法器是由更基本的加法器组成。----------维基百科一、两个二进制数相乘原理举例：，实现相乘过程如下：图1 两个二进制数相乘过程由图可知，如果b全是1的话，只需要实现a向左移位相加即可；如果b中有0，a也要移位，只是相对应的位加0，如只有，a移位相加时，图中的对应的这一行，其它位仍然保持移位相加的状态。实现 ...
2018-11-08 14:46:36
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原创 读书笔记：数字逻辑基础与verilog设计之数字系统设计流程01----------位计数电路设计
位计数电路概念：所谓位计数电路，就是对一个N位寄存器中1或者0的个数进行计数。例如：要统计一个四位寄存器data_in[3:0]='b1111中1的个数，将该数据输入位计数电路，会输出结果4。实现位计数电路步骤：一、首先使用自然语言来描述实现的过程1、要将data_in[3:0]每次向右移一位，取移位后的结果的最低位data_in[0]；2、判断data_in[0]是否为1，如...
2018-11-06 22:00:06
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原创 三段式状态机理解浅析
关于FSM的写法按照always块的个数来划分可以分为一段式（一个always块）、两段式状态机（两个always块）、三段式状态机（三个always块）。三段式状态机具有以下优点： （1） 三段式状态机可以清晰完整的显示出状态机的结构， （2） 可以清晰的将状态图转化为verilog代码， （3） 代码清晰，降低编写维护复杂度， 这里仅讨论三段式状态机。 下图是状态机的结构图： ...
2018-08-26 22:23:23
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原创 三段式状态机VGA显示程序及仿真
三段式状态机VGA显示程序及仿真 module vgas(iclk,oclk,rst,valid_r,sync,datacolor,H_sync,V_sync);input iclk,rst;output oclk;output valid_r;output sync;output [23:0]datacolor;output H_sync;output V_sync...
2018-08-26 22:12:18
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原创 VESA时序之自生成动条纹
VESA时序之自生成动条纹关于FPGA学习之VESA时序自生成动条纹，实验所达到的效果就是在自生成纯色图的基础上让某一宽度的条纹在纯色图上移动（本实验以白色背景黑色条纹为例，分别讲述横着动条纹和竖着动条纹）。对于怎样实现横着动条纹，其主要思想就是先设置变量pos用来确定横着动条纹的位置，然后在完成每一帧的显示时，让pos自加一，这样可以让下一帧的黑色条纹的位置往下移动一个像素点。竖条纹的思想同...
2018-08-26 22:11:24
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