23、片上测试基础设施设计以实现最优多站点测试

片上测试基础设施设计以实现最优多站点测试

1. 引言

随着系统级芯片（SoC）技术的不断发展，制造测试成本日益成为一个严峻的问题。如果不采取适当的对策，后续几代SoC的制造测试成本可能会超出可接受的范围。导致数字测试成本上升的因素包括引脚数量增加、测试数据量增大、测试速度提高以及对自动测试设备（ATE）精度要求的提升。特别是测试数据量，由于晶体管数量的增长和新的先进测试方法（如延迟故障测试）的应用，其增长幅度十分显著。这使得测试“巨型芯片”需要配备大量通道和深度测试向量内存的昂贵ATE。

为了降低测试成本，人们采用了多种方法：
- 内置自测试（BIST） ：SoC可以自行测试部分电路，从而完全消除对ATE的需求。嵌入式存储器的BIST已成为主流方法，但对于逻辑电路，在芯片上实现BIST成本较高，通常仅用于需要现场测试的应用。
- 测试数据压缩（TDC） ：虽然仍需要ATE，但通过利用测试集中的大量“无关位”来压缩测试集，减少了对向量内存和测试应用时间的需求。
- 多站点测试 ：在单个ATE上并行测试多个相同的SoC实例，将ATE的固定成本分摊到多个SoC上，可与BIST或TDC结合使用，比单纯使用低成本ATE更能有效降低整体测试成本。

高效的多站点测试需要有效管理测试资源，如ATE通道的数量和深度以及片上可测试性设计（DfT），同时要考虑测试时间、索引时间、接触良率等参数。增加站点数量的方法有两种：一是增加ATE通道数量，但这不仅会带来高额成本，而且对于高引脚数的SoC不具有可扩展性；二是缩小SoC - ATE测试接口，即减少测试期间需要