RTL Coding 读书笔记2：Synthesis

最新推荐文章于 2025-01-12 16:16:30 发布
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分类专栏： 1_设计/common coding
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本文链接：https://blog.youkuaiyun.com/niceshotgoodball/article/details/104046222
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本文深入探讨了Verilog语言中常见的RTL编码风格问题，包括case、full_case和平行case的使用，以及它们如何导致仿真和合成的不匹配。文章强调了在合成代码中避免使用casex的重要性，并介绍了casez和?操作符的正确用法。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

####################################################################
# 1) RTL coding styles that yield simulation and synthesis mismathes
####################################################################

casex              dont use           mistake for "dontcase or X-state?" 
full_case          better not use    mannully confirm no latch
parallel_case    better not use    mannully confirm no overlapping

function            be careful          mannully confirm no atch
casez & ?         useful               take care of open wires

#############################################################
# 2) full_case parallel_case, the evil twins of Verilog Synthesis
#############################################################

if-else-if

model priority encoder

case

model true-table-like structure

case

examine all synthesis toll case-statement report

casez

caution !
used with "?" Insead of "z" zto model dont-care

casex

dont use in synthesizable code

full_case
parallel_case

in general, dont use
can be used for one-hot FSM

 

 

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