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原创 “已完成生成项目“XXX.vcxproj”的操作 - 失败。”

vs运行程序“已完成生成项目“XXX.vcxproj”的操作-失败。使用管理权限运行VisualStudio，将不会出现任何错误。

原创 Verilog 代码风格相关论文

Verilog 代码风格中还有很大一部分是用于强调可综合性、前后仿一致性和跨平台一致性的，也是很重要的。Verilog 专家 Clifford E. Cummings 的一系列经典论文：A Proposal To Remove Those Ugly Register Data Types From Verilogfull_case parallel_case, the Evil Twins of Verilog SynthesisNonblocking Assignments in Verilog

原创 sql数据库练习

2.删除emp_no重复的记录，只保留最小的id对应的记录。CREATE TABLE IF NOT EXISTS titles_test (id int(11) not null primary key,emp_no int(11) NOT NULL,title varchar(50) NOT NULL,from_date date NOT NULL,to_date date DEFAULT NULL);insert into titles_test values (‘1’, ‘10001’,

转载 排列组合 C++实现

参考文章：1.https://blog.youkuaiyun.com/deepmindman/article/details/522640072.https://liam.page/2016/01/31/binomial-in-cpp/排列从n个数中，有顺序地选择m个。A(n,m)例如，A(3,2)=6. 所有的组合分别是{1,2},{1,3},{2,3},{2,1},{3,1},{3,2}A(n,m)=n!/[m!]组合从n个数中，无顺序地选择m个。C(n,m)例如，C(3,2)=3. 所有的组合分

转载 中断指令 int n ---汇编语言基础语法

来自 https://blog.youkuaiyun.com/fivedoumi/article/details/8003002int 指令格式：int n含义：n为中断类型码，用于引发中断过程。执行过程：1）取中断类型码n；2）标志寄存器入栈，IF=0，TF=0；**跟踪标志：**当TF被设置为1时，CPU进入单步模式，所谓单步模式就是CPU在 每执行一步指令后都产生一个单步中断。主要用于程序的调试。8086/8088中没有专门用来置位和清零TF的命令，需要用其他办法。**中断标志：**决定CPU

原创 操作系统学习笔记1

一.什么是操作系统二.揭开钢琴的盖子穿过接口（应用软件与OS）看内部开机OS发生了什么？ 神秘的黑色背后究竟发生了什么发现问题，解决问题。思考 从知识与常识进行思考通用图灵机：载入程序—解释程序—输出结果。即 读入菜谱—记忆菜谱，按照菜谱工作—做成菜肴通用图灵机到计算器 冯诺依曼存储思想将程序放在存储器(内存)中 ，IP（PC）指针指向程序的头部，控制器取指(令)执行，取指(令)执行，取指(令)执行。 x86 intel PC机BIOS:basic input output s

原创 四种方法解决最大子列和问题 （三重循环，二重循环，分而治之，在线处理）

题目描述：7-1 最大子列和问题 (20 分)给定K个整数组成的序列{ N1​，N2，…，NK }，“连续子列”被定义为{ Ni，Ni+1, …,Nj}，其中 1≤i≤j≤K。“最大子列和”则被定义为所有连续子列元素的和中最大者。例如给定序列{ -2, 11, -4, 13, -5, -2 }，其连续子列{ 11, -4, 13 }有最大的和20。现要求你编写程序，计算给定整数序列的最大子列和。本题旨在测试各种不同的算法在各种数据情况下的表现。各组测试数据特点如下：数据1：与样例等价，测试基本正确性

原创 中国大学MOOC-陈越、何钦铭-数据结构-起步能力自测题答案

中国大学MOOC-陈越、何钦铭-数据结构-起步能力自测题自测-1 打印沙漏 (20 分)自测-1 打印沙漏 (20 分)本题要求你写个程序把给定的符号打印成沙漏的形状。例如给定17个“*”，要求按下列格式打印***** *** * ********所谓“沙漏形状”，是指每行输出奇数个符号；各行符号中心对齐；相邻两行符号数差2；符号数先从大到小顺序递减到1，再从小到大顺序递增；首尾符号数相等。给定任意N个符号，不一定能正好组成一个沙漏。要求打印出的沙漏能用掉尽可能多的符号。输入格式:

原创 Mybatis核心搭建流程以及webdemo的构建细节

原创 SQL语言 初级笔记---增删改查

原创 assign语句---补齐verilog

wire是verilog默认的网线型数据对象，在任何时候都能进行读操作，写操作只能在assign连续赋值语句中使用。assign是连续赋值语句：基本格式 assign 变量=表达式其中，assign是verilog中的关键字，表示这是一条连续赋值语句。“变量”是被赋值的对象，可以是一个完整变量，变量的部分为选择，可以是变量的组合—使用{，，}连接，但变量的类型必须是wire线网型变量。“表达式”可以是某个输入类型或双向类型的端口名，某个变量，某个向量变量的部分位选择，几个变量的组合，变量与操作符的组合

原创 根据先序遍历和中序遍历的结果，求后序遍历

题目：先序遍历：abdce —> a bd ce中序遍历：dbaec —> db a ec可看出 根结点为a，左子是bd，右子就是ce先序 bd中序 bd二叉树中，位置是b为父，d为右子。先序 ce中序 ec位置是 e为左子，c为右子。//构造完全二叉树的顺序存储结构//按照层数从左到右存储，空元素存符号 #define maxsize 1000typedef char sqtree[maxsize]//属的元素类型为datatype void CreatBtree(

原创 verilog练习题之第九周

做题先认真读题！4.2. D触发器：刚开始写成：然后编译错误：改成这样：answer error…答案是：3.D触发器3题目：使用高电平有效异步复位信号(areset)创建1个8位DFF。所有DFF由时钟上升沿触发。刚开始写成这样，answer error。发现需要改成always@（posedge clk or posedge areset）（但是我不知道为啥。。。4.题目：正确答案：5.多路选择器与触发器答案：4.6加法器减法器改错：这个也不太会改

转载 大数乘法

https://blog.youkuaiyun.com/ysz171360154/article/details/88918627?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522158908014119724835810251%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fblog.%2522%257D&request_id=158908014119724835810251&a

转载 C++中sort函数从大到小排序的两种方法

https://blog.youkuaiyun.com/lytwy123/article/details/84503492